インテルのみ表示可能 — GUID: old1616766933217
Ixiasoft
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5.8. F タイル・インターフェイスのプランニング
分解可能な Intel Agilex® 7 F タイル・アーキテクチャーでは、PHY 層の実装に新しいタイル・プランニング・ステップが促されます。この手順では、コンポーネント IP を特定のデバイスタイルに配置して、ボードまたはシステムレベルの制約を反映することができます。 インテル® Quartus® Prime のタイル・インターフェイス・プランナーでは、有効なタイル位置へのコンポーネント IP の配置が簡潔になります。
タイル・インターフェイス・プランナーは、デザインのコンポーネント IP を階層ビューで表示します。これは、デバイスのタイル・フラクチャーの視覚的表示の横に表示されます。有効なタイル位置を見つけ、IP を配置し、ダウンストリームのコンパイラー・ステージに向けて配置制約を保存します。正当性確認エンジンは配置をリアルタイムで検証し、最終的な実装での相関関係を保証します。
タイル・インターフェイス・プランナーは、タイルのプランニング・ステップをガイドします。
タイル・インターフェイス・プランナーの使用に関する情報は、 インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの制約で、タイル・インターフェイスのプランニングを参照してください。