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1. F タイルの概要
2. F タイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装
5. F タイル PMA/FEC Direct PHY デザインの実装
6. サポートされるツール
7. F タイル・トランシーバー・リンクのデバッグ
8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ
9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400G ハード IP と FHT を使用している 1 つの 200GbE-4 インターフェイスの実装
2.2.2.2. 400G ハード IP と FHT を使用している 1 つの 200GbE-2 インターフェイスの実装
2.2.2.3. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスの実装
2.2.2.4. 400G ハード IP と FGT を使用している 1 つの 100GbE-4 インターフェイスの実装
2.2.2.5. 200G ハード IP と FGT を使用している 1 つの 10GbE-1 インターフェイスの実装
2.2.2.6. 400G ハード IP と FHT を使用している 3 つの 25GbE-1 インターフェイスの実装
2.2.2.7. 400G ハード IP と FHT を使用している 1 つの 50GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.8. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.9. 400G ハード IP と FHT を使用している 2 つの 100GbE-1 インターフェイスと 1 つの 25GbE-1 インターフェイスの実装
2.2.2.10. 400G ハード IP と FHT を使用している 100GbE-1、100GbE-2、および 50GbE-1 インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン
3.3. IP のコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定
3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TX および RX のパラレルおよびシリアル・インターフェイス信号
3.4.2. TX および RX のリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FEC の信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMA のコントロール信号
3.4.7. RX PMA のステータス信号
3.4.8. TX/RX の PMA およびコア・インターフェイス FIFO の信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. F タイル PMA/FEC Direct PHY デザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP での RS-FEC Direct デザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP のインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. F タイル PMA/FEC Direct PHY デザインの IP の接続
5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション
5.8. F タイル・インターフェイスのプランニング
2.3.1.3. FHT PMA のループバック・モード
ループバック・モードは、PMA のさまざまなブロックを検証するテスト向けのデザイン機能です。FHT PMA にはループバック・モードがあり、PMA のさまざまなブロックをデバッグします。
注: PMA のレシーバーからトランスミッターへのリバース・シリアル・ループバックはサポートされていません。
図 43. FHT のループバック・モード
- A: PMA のトランスミッターからレシーバーへの内部シリアル・ループバック
- B: PMA のトランスミッターからレシーバーへのデジタル・パラレル・ループバック
- C: PMA のレシーバーからトランスミッターへのリバース・パラレル・ループバック
PMA のトランスミッターからレシーバーへの内部シリアル・ループバック
内部シリアル・ループバック・パスでは、CDR が設定され、レシーバーのシリアル入力ピンではなく、シリアライザーからのデータを回復します。トランスミッターのバッファーでデータを通常どおりに送信しますが、内部シリアル・ループバックがバッファーの前にデータを取得します。これは PMA で完全に実装され、シリアルパスでのコネクターを必要としません。
FHT レーンはまた、トランスミッターの差動出力をレシーバーの差動入力に接続する外部接続もサポートしています。
- ミッションモードは外部接続で、データソースが FHT トランスミッター以外になります。
- 外部接続では、例えば、ビット・エラー・レート・テスター (BERT) や、FHT レシーバーにデータを提供する別のデバイスのトランスミッターをサポートします。
PMA のトランスミッターからレシーバーへのデジタル・パラレル・ループバック
デジタル・パラレル・ループバック・パスでは、トランスミッターのパラレル・データ・ストリームがレシーバーのパラレルデータ入力ストリームとしてループバックされます。
PMA のレシーバーからトランスミッターへのリバース・パラレル・ループバック
リバース・パラレル・ループバック・パスでは、トランスミッター・バッファーを設定し、CDR リカバリーデータから直接供給されたデータを送信します。外部機器からデータがレシーバーのバッファーに供給され、レシーバーのデシリアライズされたパラレル・データ・ストリームがトランスミッターのパラレルデータ入力ストリームとしてループバックされます。