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1. F タイルの概要
2. F タイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装
5. F タイル PMA/FEC Direct PHY デザインの実装
6. サポートされるツール
7. F タイル・トランシーバー・リンクのデバッグ
8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ
9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400G ハード IP と FHT を使用している 1 つの 200GbE-4 インターフェイスの実装
2.2.2.2. 400G ハード IP と FHT を使用している 1 つの 200GbE-2 インターフェイスの実装
2.2.2.3. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスの実装
2.2.2.4. 400G ハード IP と FGT を使用している 1 つの 100GbE-4 インターフェイスの実装
2.2.2.5. 200G ハード IP と FGT を使用している 1 つの 10GbE-1 インターフェイスの実装
2.2.2.6. 400G ハード IP と FHT を使用している 3 つの 25GbE-1 インターフェイスの実装
2.2.2.7. 400G ハード IP と FHT を使用している 1 つの 50GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.8. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.9. 400G ハード IP と FHT を使用している 2 つの 100GbE-1 インターフェイスと 1 つの 25GbE-1 インターフェイスの実装
2.2.2.10. 400G ハード IP と FHT を使用している 100GbE-1、100GbE-2、および 50GbE-1 インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン
3.3. IP のコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定
3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TX および RX のパラレルおよびシリアル・インターフェイス信号
3.4.2. TX および RX のリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FEC の信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMA のコントロール信号
3.4.7. RX PMA のステータス信号
3.4.8. TX/RX の PMA およびコア・インターフェイス FIFO の信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. F タイル PMA/FEC Direct PHY デザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP での RS-FEC Direct デザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP のインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. F タイル PMA/FEC Direct PHY デザインの IP の接続
5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション
5.8. F タイル・インターフェイスのプランニング
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3.3.3.1. RX FGT PMA インターフェイスのオプション
図 67. パラメーター・エディターにおける RX FGT PMA インターフェイスのオプション
パラメーター | 値 | 詳細 |
---|---|---|
RX FGT PMA のパラメーター | ||
RX PMA interface FIFO mode | Register Elastic |
RX PMA インターフェイス FIFO のモードを選択します。デフォルト値は Elastic です。 |
Enable rx_pmaif_fifo_empty port | On/Off | RX PMA インターフェイス FIFO が空の状態を示すポートを有効にします。デフォルト値は Off です。 |
Enable rx_pmaif_fifo_pempty port | On/Off | RX PMA インターフェイス FIFO が部分的に空になっている状態を示すポートを有効にします。デフォルト値は Off です。 |
Enable rx_pmaif_fifo_pfull port | On/Off | RX PMA インターフェイス FIFO が部分的に満たされている状態を示すポートを有効にします。デフォルト値は Off です。 |
RX Core Interface のパラメーター | ||
RX core interface FIFO mode | Phase compensation Elastic |
RX コア・インターフェイス FIFO のモードを指定します。デフォルト値は Phase compensation です。 |
Enable RX double width transfer | On/Off | 倍幅の RX データ転送モードを有効にします。このモードでは、コアロジックのクロックを半分のレートのクロックで提供することができます。デフォルト値は On です。 |
RX core interface FIFO partially full threshold | 10 | RX コア・インターフェイス FIFO が部分的に満たされている状態を示すしきい値を指定します。デフォルト値は 10 です。 |
RX core interface FIFO partially empty threshold | 2 | RX コア・インターフェイス FIFO が部分的に空の状態を示すしきい値を指定します。デフォルト値は 2 です。 |
Enable rx_fifo_full port | On/Off | オプションの rx_fifo_full ステータス出力ポートを有効にします。この信号は、RX コアの FIFO がフルのしきい値に達したことを示します。この信号は rx_clkout に同期しています。デフォルト値は Off です。 |
Enable rx_fifo_empty port | On/Off | オプションの rx_fifo_empty ステータス出力ポートを有効にします。この信号は、RX コアの FIFO が空のしきい値に達したことを示します。この信号は rx_clkout に同期しています。デフォルト値は Off です。 |
Enable rx_fifo_pfull port | On/Off | オプションの rx_fifo_pfull ステータス出力ポートを有効にします。この信号は、RX コアの FIFO が、指定されている部分的に満たされている状態を示すしきい値に達したことを示します。デフォルト値は Off です。 |
Enable rx_fifo_pempty port | On/Off | オプションの rx_fifo_pempty ステータス出力ポートを有効にします。この信号は、RX コアの FIFO が、指定されている部分的に空の状態を示すしきい値に達したことを示します。デフォルト値は Off です。 |
Enable rx_fifo_rd_en port | On/Off | オプションの rx_fifo_rd_en コントロール入力ポートを有効にします。このポートは、Elastic FIFO モードに使用します。この信号をアサートすると、RX コアの FIFO からの読み出しが有効になります。Elastic FIFO を使用している場合は、この読み出しイネーブルを有効にする必要があります。デフォルト値は Off です。 |
RX Clock Options | ||
Selected rx_clkout clock source | Word Clock Bond Clock User Clock 1 User Clock 2 Sys PLL Clock Sys PLL Clock Div2 |
rx_clkout 出力ポートのソースを指定します。デフォルト値は Sys PLL Clock Div2 です。 |
Frequency of rx_clkout | 出力 | rx_clkout のソースの選択に基づき、rx_clkout の周波数を MHz で表示します。 |
Enable rx_clkout2 port | On/Off | オプションの rx_clkout2 出力クロックを有効にします。デフォルト値は Off です。 |
Selected rx_clkout2 clock source | Word Clock Bond Clock User Clock 1 User Clock 2 Sys PLL Clock Sys PLL Clock Div2 |
rx_clkout 出力ポートのソースを指定します。デフォルト値は Word Clock です。 |
rx_clkout2 clock div by | 1、2 | rx_clkout2 の分周器の設定を選択します。これにより、rx_clkout2 出力ポートのソースを分周します。デフォルト値は 1 です。 |
Frequency of rx_clkout2 | 出力 | rx_clkout2 のソースの選択と、rx_clkout2 クロックを分周する係数に基づき、rx_clkout2 の周波数を MHz で表示します。 |
Selected rx_coreclkin clock network | Dedicated Clock Global Clock |
クロック信号の rx_coreclkin ポートへのルーティングに使用するクロック・ネットワークのタイプを指定します。Dedicated Clock を使用すると、FPGA ファブリックと RX コア・インターフェイス FIFO の間の最大周波数をより高くすることができます。Dedicated Clock ラインの数には限りがあります。デフォルト値は Dedicated Clock です。 |