F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド

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ID 683872
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. F タイルの概要 2. F タイルのアーキテクチャー 3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装 4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装 5. F タイル PMA/FEC Direct PHY デザインの実装 6. サポートされるツール 7. F タイル・トランシーバー・リンクのデバッグ 8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ 9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴 A. 付録
2. F タイルのアーキテクチャー x
2.1. F タイルのビルディング・ブロック 2.2. F タイルの配置規則 2.3. PMA のアーキテクチャー 2.4. クロックのアーキテクチャー
2.1. F タイルのビルディング・ブロック x
2.1.1. FHT PMA と FGT PMA 2.1.2. 400G ハード IP および 200G ハード IP 2.1.3. PMA のデータレート 2.1.4. FEC のアーキテクチャー 2.1.5. PCIe* ハードIP 2.1.6. ボンディング・アーキテクチャー 2.1.7. デスキューロジック 2.1.8. 組み込みマルチダイ相互接続ブリッジ (EMIB) 2.1.9. イーサネット向け IEEE 1588 高精度時間プロトコル 2.1.10. クロック・ネットワーク 2.1.11. リコンフィグレーション・インターフェイス
2.2. F タイルの配置規則 x
2.2.1. PMA とフラクチャー間のマッピング 2.2.2. PMA とマッピングするフラクチャーの決定 2.2.3. ハード IP の配置規則 2.2.4. IEEE 1588 高精度時間プロトコルの配置規則 2.2.5. トポロジー 2.2.6. FEC の配置規則 2.2.7. クロックの規則と制約 2.2.8. ボンディングの配置規則 2.2.9. 未使用 PMA レーンの保持
2.2.1. PMA とフラクチャー間のマッピング x
2.2.1.1. FHT PMA と 400G ハード IP フラクチャーのマッピング 2.2.1.2. FGT PMA と 400G ハード IP フラクチャーのマッピング 2.2.1.3. FGT PMA と 200G ハード IP フラクチャーのマッピング
2.2.2. PMA とマッピングするフラクチャーの決定 x
2.2.2.1. 400G ハード IP と FHT を使用している 1 つの 200GbE-4 インターフェイスの実装 2.2.2.2. 400G ハード IP と FHT を使用している 1 つの 200GbE-2 インターフェイスの実装 2.2.2.3. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスの実装 2.2.2.4. 400G ハード IP と FGT を使用している 1 つの 100GbE-4 インターフェイスの実装 2.2.2.5. 200G ハード IP と FGT を使用している 1 つの 10GbE-1 インターフェイスの実装 2.2.2.6. 400G ハード IP と FHT を使用している 3 つの 25GbE-1 インターフェイスの実装 2.2.2.7. 400G ハード IP と FHT を使用している 1 つの 50GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装 2.2.2.8. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装 2.2.2.9. 400G ハード IP と FHT を使用している 2 つの 100GbE-1 インターフェイスと 1 つの 25GbE-1 インターフェイスの実装 2.2.2.10. 400G ハード IP と FHT を使用している 100GbE-1、100GbE-2、および 50GbE-1 インターフェイスの実装
2.2.5. トポロジー x
2.2.5.1. トポロジー 5: 400G ハード IP (FHT) + 200G ハード IP (FGT) の場合の例 2.2.5.2. トポロジー 6a: 混合トランシーバー・モードの 400G ハード IP 例 2.2.5.3. トポロジー 14: 1x PCIe x4 + 400G ハード IP (FGT)、PTP 使用 の場合の例
2.2.8. ボンディングの配置規則 x
2.2.8.1. 結合レーンのユースケース 1 2.2.8.2. 結合レーンのユースケース 2
2.3. PMA のアーキテクチャー x
2.3.1. FHT PMA のアーキテクチャー 2.3.2. FGT PMA のアーキテクチャー
2.3.1. FHT PMA のアーキテクチャー x
2.3.1.1. FHT トランスミッター PMA のアーキテクチャー 2.3.1.2. FHT レシーバー PMA のアーキテクチャー 2.3.1.3. FHT PMA のループバック・モード
2.3.1.1. FHT トランスミッター PMA のアーキテクチャー x
2.3.1.1.1. FHT トランスミッターのバッファーとフェーズ・ジェネレーター 2.3.1.1.2. FHT のシリアライザー 2.3.1.1.3. FHT のグレイコーダーとプリコーダー 2.3.1.1.4. FHT のデータ・パターン・ジェネレーターとベリファイアー
2.3.1.2. FHT レシーバー PMA のアーキテクチャー x
2.3.1.2.1. FHT レシーバーのバッファーとイコライザー 2.3.1.2.2. CDR ブロック 2.3.1.2.3. FHT のデシリアライザー
2.3.2. FGT PMA のアーキテクチャー x
2.3.2.1. FGT トランスミッター PMA のアーキテクチャー 2.3.2.2. FGT レシーバー PMA のアーキテクチャー 2.3.2.3. FGT PMA のチューニング 2.3.2.4. FGT PMA のループバック・モード
2.3.2.1. FGT トランスミッター PMA のアーキテクチャー x
2.3.2.1.1. FGT トランスミッターのバッファーとフェーズ・ジェネレーター 2.3.2.1.2. FGT のシリアライザー 2.3.2.1.3. FGT のグレイコーダーとプリコーダー 2.3.2.1.4. FGT のデータ・パターン・ジェネレーターとベリファイアー
2.3.2.2. FGT レシーバー PMA のアーキテクチャー x
2.3.2.2.1. FGT レシーバーのバッファーとイコライザー 2.3.2.2.2. 制御ユニット 2.3.2.2.3. FGT のデシリアライザー
2.4. クロックのアーキテクチャー x
2.4.1. リファレンス・クロック・ネットワーク 2.4.2. データパスのクロック・ネットワーク 2.4.3. システム PLL 2.4.4. データパスのクロック拍
2.4.1. リファレンス・クロック・ネットワーク x
2.4.1.1. FHT のリファレンス・クロック・ネットワーク 2.4.1.2. FGT とシステム PLL のリファレンス・クロック・ネットワーク 2.4.1.3. FGT 一次 PLL のコンフィグレーション
2.4.1.2. FGT とシステム PLL のリファレンス・クロック・ネットワーク x
2.4.1.2.1. FGT リファレンス・クロック・レシーバーのアナログ・フロント・エンド
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装 x
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要 3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン 3.3. IP のコンフィグレーション 3.4. 信号とポートのリファレンス 3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング 3.6. クロック 3.7. カスタム拍生成ポートとロジック 3.8. リセットのアサート 3.9. ボンディングの実装 3.10. 独立したポートのコンフィグレーション 3.11. コンフィグレーション・レジスター 3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定 3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション 3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要 x
3.1.1. PMA Direct でサポートされるモード 3.1.2. FEC Direct でサポートされるモード 3.1.3. サポートされない PMA/FEC モード
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン x
3.2.1. IP のプリセット・パラメーターの設定
3.3. IP のコンフィグレーション x
3.3.1. データパスのオプション (全般と共通) 3.3.2. TX データパスのオプション 3.3.3. RX データパスのオプション 3.3.4. RS-FEC (リードソロモン前方誤り訂正) のオプション 3.3.5. Avalon® メモリーマップド・インターフェイスのオプション 3.3.6. レジスターマップの IP-XACT サポート 3.3.7. デザイン例の生成
3.3.1. データパスのオプション (全般と共通) x
3.3.1.1. SATA および USB モードにおける FGT PMA のコンフィグレーション規則
3.3.2. TX データパスのオプション x
3.3.2.1. TX PMA インターフェイスのパラメーター
3.3.3. RX データパスのオプション x
3.3.3.1. RX FGT PMA インターフェイスのオプション
3.4. 信号とポートのリファレンス x
3.4.1. TX および RX のパラレルおよびシリアル・インターフェイス信号 3.4.2. TX および RX のリファレンス・クロックとクロック出力インターフェイス信号 3.4.3. リセット信号 3.4.4. RS-FEC の信号 3.4.5. カスタム拍のコントロールおよびステータス信号 3.4.6. TX PMA のコントロール信号 3.4.7. RX PMA のステータス信号 3.4.8. TX/RX の PMA およびコア・インターフェイス FIFO の信号 3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号 3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号 x
3.4.10.1. データパス・メモリーマップド Avalon® インターフェイスの数と各インターフェイスの追加アドレスビット
3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング x
3.5.1. パラレルデータのマッピング情報 3.5.2. さまざまなコンフィグレーションにおける TX および RX のパラレル・データ・マッピング情報 3.5.3. TX パラレルデータ例: PMA幅 = 8、10、16、20、32 (X=1) 3.5.4. TX パラレルデータ例: PMA 幅 = 64 (X=2) 3.5.5. TX パラレルデータ例: FEC Direct モード、PMA 幅 = 64 (X=2)
3.5.2. さまざまなコンフィグレーションにおける TX および RX のパラレル・データ・マッピング情報 x
3.5.2.1. SATA および USB プロトコルモードのさまざまなコンフィグレーションにおける TX パラレル・データ・マッピング情報
3.6. クロック x
3.6.1. クロックポート 3.6.2. 推奨される tx/rx_coreclkin の接続と tx/rx_clkout2 のソース 3.6.3. tx/rx_coreclkin、tx/rx_clkout、tx/rx_clkout2 のポート幅と推奨接続 3.6.4. FGT PMA のフラクショナル・モード
3.7. カスタム拍生成ポートとロジック x
3.7.1. tx_cadence_slow_clk_locked ポートのイネーブル 3.7.2. レートマッチ FIFO
3.8. リセットのアサート x
3.8.1. リセット信号の要件 3.8.2. パワー・オン・リセットの要件 3.8.3. リセット信号 - ブロックレベル 3.8.4. リセット信号 - 詳細 3.8.5. ステータス信号 - 詳細 3.8.6. ランタイムのリセットシーケンス - TX 3.8.7. ランタイムのリセットシーケンス - RX 3.8.8. ランタイムのリセットシーケンス - TX + RX 3.8.9. ランタイムのリセットシーケンス - TX (FEC 使用)
3.8.8. ランタイムのリセットシーケンス - TX + RX x
3.8.8.1. ランタイムのリセットシーケンスに必要な時間の概算
3.11. コンフィグレーション・レジスター x
3.11.1. PMA および FEC Direct PHY ソフト CSR のレジスターマップ 3.11.2. FHT PMA のレジスターマップ 3.11.3. FGT PMA のレジスターマップ 3.11.4. FEC のレジスターマップ 3.11.5. レーンのオフセットアドレス 3.11.6. コンフィグレーション・レジスターへのアクセス
3.11.6. コンフィグレーション・レジスターへのアクセス x
3.11.6.1. PMA および FEC Direct PHY ソフト CSR レジスターへのアクセス 3.11.6.2. FHT PMA レジスターへのアクセス 3.11.6.3. FGT PMA レジスターへのアクセス
3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定 x
3.12.1. FHT PMA の設定 3.12.2. FGT PMA の設定
3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション x
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP 内のデバッグ・エンドポイント・インターフェイスを使用 3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IP を使用
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP 内のデバッグ・エンドポイント・インターフェイスを使用 x
3.13.1.1. デバッグ・エンドポイント Avalon® インターフェイスの RTL 接続例
3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IP を使用 x
3.13.2.1. JTAG to Avalon® Master Bridge Intel IP の RTL 接続例
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション x
3.14.1. FHT PMA 3.14.2. FGT PMA
3.14.1. FHT PMA x
3.14.1.1. ループバックのイネーブル 3.14.1.2. PRBS ジェネレーターとベリファイアーのイネーブル 3.14.1.3. TX イコライザーの設定 3.14.1.4. TX のエラー挿入 3.14.1.5. RX の再コンバージェンス 3.14.1.6. 未使用レーンの保持
3.14.2. FGT PMA x
3.14.2.1. 直接レジスター方式 3.14.2.2. FGT 属性アクセス方式
3.14.2.1. 直接レジスター方式 x
3.14.2.1.1. 直接レジスター方式の例
3.14.2.2. FGT 属性アクセス方式 x
3.14.2.2.1. FGT 属性アクセス方式の例 1 3.14.2.2.2. FGT 属性アクセス方式の例 2 3.14.2.2.3. FGT 属性アクセス方式の例 3
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装 x
4.1. IP のパラメーター 4.2. IP のポートリスト 4.3. システム PLL のモード - システム PLL のリファレンス・クロックと出力周波数 4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP 使用時のガイドライン 4.5. デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン
4.5. デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン x
4.5.1. システム PLL リファレンス・クロックについてのガイドライン 4.5.2. FGT リファレンス・クロックについてのガイドライン
5. F タイル PMA/FEC Direct PHY デザインの実装 x
5.1. F タイル PMA/FEC Direct PHY デザインの実装 5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化 5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP での RS-FEC Direct デザインの実装 5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP のインスタンス化 5.5. カスタム拍生成ポートとロジックのイネーブル 5.6. F タイル PMA/FEC Direct PHY デザインの IP の接続 5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション 5.8. F タイル・インターフェイスのプランニング
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化 x
5.2.1. データパスのオプション (全般と共通) の設定 5.2.2. TX データパスオプションの設定 5.2.3. RX データパスオプションの設定
5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション x
5.7.1. シミュレーションにおける PAM4 エンコーディング・スキーム
5.8. F タイル・インターフェイスのプランニング x
5.8.1. F タイル・インターフェイス・プランナー使用例
6. サポートされるツール x
6.1. F-Tile Channel Placement Tool 6.2. F-Tile PMA and FEC Direct Port Mapping Calculator 6.3. F-Tile Clocking and Datapath Tool 6.4. F-Tile TX Equalizer Tool
7. F タイル・トランシーバー・リンクのデバッグ x
7.1. F タイル・トランシーバー・ツールキットの GUI 7.2. F タイル・トランシーバー・デバッグ・フローの手順 7.3. トランシーバー・ツールキットのパラメーター設定 7.4. 一般的なエラーのトラブルシューティング 7.5. トランシーバー・ツールキットのスクリプト
7.1. F タイル・トランシーバー・ツールキットの GUI x
7.1.1. Collection ビュー
7.2. F タイル・トランシーバー・デバッグ・フローの手順 x
7.2.1. F タイル・トランシーバーのデバッグを可能にするデザイン変更 7.2.2. インテル FPGA へのデザインのプログラミング 7.2.3. トランシーバー・ツールキットにデザインをロード 7.2.4. トランシーバー・リンクの作成 7.2.5. BER テストの実行 7.2.6. アイビューアーでのテストの実行 7.2.7. リンク最適化テストの実施
7.5. トランシーバー・ツールキットのスクリプト x
7.5.1. サポートされるトランシーバー・ツールキットのスクリプト 7.5.2. スクリプトの変更 7.5.3. スクリプトの実行 7.5.4. Tcl コンソールにおける結果の例
A. 付録 x
A.1. F タイルの製造リビジョンとファームウェアの OPN
1. F タイルの概要
2. F タイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装
5. F タイル PMA/FEC Direct PHY デザインの実装
6. サポートされるツール
7. F タイル・トランシーバー・リンクのデバッグ
8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ
9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴
A. 付録

2.1.2. 400G ハード IP および 200G ハード IP

F タイルは、400G ハード IP と 200G ハード IP をサポートします。400G ハード IP は、最大 4 個の FHT PMA または 16 個の FGT PMA とインターフェイス接続し (一度に 1 つ)、200G ハード IP は、最大 8 個の FGT PMA とインターフェイス接続します (Quad0 と Quad1)。

インテル® Quartus® Prime プロ・エディションのバージョン 23.1 以降、F タイルは混合トランシーバー・モードをサポートします。これは、400G ハード IP が最大 4 個の FHT PMA と 4 個の FGT PMA (Quad2) にインターフェイス接続するものです。

400G ハード IP と 200G ハード IP は、フラクチャーに分けることができます。フラクチャーのビルディング・ブロックはストリームです。

  • ストリームは、1 つの EMIB を 1 つの PMA に接続するデータパスの論理表現です。よって、1 つのストリームは 1 つの EMIB にマッピングされ、最大 32Gbps のデータを備えます。1 つの PMA で最大 4 つのストリームを接続することができます。
  • PMA の幅により、使用するストリーム数が決定します。幅が 32 以下の PMA では、それぞれ 1 つのストリームを使用します。幅が 64 の PMA では、それぞれ 2 つのストリームを使用します。幅が 128 の PMA では、それぞれ 4 つのストリームを使用します。次に例を示します。
    • 10GbE では、単一のストリームが必要
    • 4 つの 10Gbps PMA で実行される 40GbE の場合は、4 つのストリームが必要
    • 53Gbps PAM4 には 64 の PMA 幅が必要なため、2 つのストリームが必要
    • 100Gbps PAM4 には 128 の PMA 幅が必要なため、4 つのストリームが必要
  • 次の「ハード IP のフラクチャーとストリーム」の図を参照してください。
    • 400G ハード IP では、Stream0 から Stream15 が EMIB_23 から EMIB_8 にそれぞれマッピングされます。
    • 200G ハード IP では、Stream0 から Stream7 がEMIB_7 から EMIB_0 にそれぞれマッピングされます。
1 つまたは複数のストリームが結合され、フラクチャーを形成します。例えば、16 のストリームが結合されて st_x16 フラクチャーを形成します。フラクチャーには、MAC、PCS、FEC、またはその 3 つを組み合わせて含めることができます。もしくは、3 つすべてをバイパスすることができます。フラクチャーの命名規則は次のとおりです。 
<st as an abbreviation of stream>_x<number of streams in the fracture>_<index number>
例えば、 st_x2_2 フラクチャーは、インデックス番号 2 の最大 32Gbps データの 2 つのストリームを結合します。

400G ハード IP の各フラクチャーには、MAC、PCS、および FEC が含まれます。200G ハード IP の各フラクチャーには、PCS と FEC が含まれます。400G ハード IP は、200G ハード IP のスーパーセットです。MAC、または 200Gbps を超える帯域幅が必要な場合は、400G ハード IP を使用します。サポートされるデータレートに関しては、PMA のデータレートを参照してください。

表 3.  400G ハード IP および 200G ハード IP でサポートされるフラクチャー
フラクチャー・タイプ 400G ハード IP (MAC、PCS、FEC) 200G ハード IP (PCS、FEC) プロトコル例
フラクチャー数 (n) フラクチャーあたりのストリームと EMIB 数 フラクチャー数 (n) フラクチャーあたりのストリームと EMIB 数
st_x1 16 1 8 1

9.8Gbps PMA Direct

10GbE-1 IEEE イーサネット

25GbE-1 IEEE イーサネット

16G ファイバーチャネル

32G ファイバーチャネル
st_x2 8 2 4 2

50GbE-1 および 50GbE-2 IEEE イーサネット

50GbE-1 および 50GbE-2 Ethernet Technology Consortium

64G ファイバーチャネル
st_x4 4 4 2 4

40GbE-4 IEEE イーサネット

100GbE-1、100GbE-2、100GbE-4 IEEE イーサネット

100GbE-2 Ethernet Technology Consortium

100G Interlaken (RS-FEC 付き)

128G ファイバーチャネル
st_x8 2 8 1 8

200GbE-2、200GbE-4、200GbE-8 IEEE イーサネット

200GbE-4 Ethernet Technology Consortium
st_x16 1 16 該当なし 該当なし

400GbE-4 IEEE イーサネット

400GbE-8 Ethernet Technology Consortium

400G FlexO
表 4.  400G ハード IP および 200G ハード IP でサポートされるコンフィグレーション
コンフィグレーション

MAC

(400G ハード IP 専用)

PCS

(8b/10b なし)

 FEC PMA プロトコル例
400G ハード IP でサポートされる
フルハード IP (MAC あり) はい はい オプション FHT または FGT イーサネット
400G ハード IP および 200G ハード IP でサポートされる
PCS Direct 使用されない はい オプション

400G ハード IP の場合は FHT または FGT

200G ハード IP の場合は FGT

 CPRI (Common Public Radio Interface) 24G
FlexE 使用されない はい (64b/66b エンコーダー/デコーダーのバイパス) オプション

400G ハード IP の場合は FHT または FGT

200G ハード IP の場合は FGT

 FlexE
Open Transport Network (OTN) 使用されない はい (64b/66b エンコーダー/デコーダーおよびスクランブラーのバイパス) オプション

400G ハード IP の場合は FHT または FGT

200G ハード IP の場合は FGT

 OTN
FEC Direct 使用されない 使用されない はい

400G ハード IP の場合は FHT または FGT

200G ハード IP の場合は FGT

 Interlaken 300G-6、32G ファイバーチャネル、64G ファイバーチャネル
PMA Direct 使用されない 使用されない 使用されない

400G ハード IP の場合は FHT または FGT

200G ハード IP の場合は FGT

 CPRI (低データレート)、HDMI (High-Definition Multimedia Interface)、SDI (シリアル・デジタル・インターフェイス)、JESD204B/C
図 2. 400G ハード IP のフラクチャーとストリーム
図 3. 200G ハード IP のフラクチャーとストリーム

400G ハード IP と 200G ハード IP では、さまざまなフラクチャーの組み合わせを使用することができます。フラクチャーを使用すると、同じストリームを共有する左右のフラクチャーを使用できなくなります。例えば、400G ハード IP の場合、 st_x8_0 および st_x16_0 のフラクチャーでは 8 つのストリーム (Stream0 から Stream7) を共有します。また、 st_x2_0 および st_x8_0 のフラクチャーでは 2 つのストリーム (Stream0 と Stream1) を共有します。

よって、400G ハード IP で st_x8_0 を使用すると、次のフラクチャーが使用できなくなります。

  • st_x16_0
  • st_x4_0
  • st_x4_1
  • st_x2_0 - st_x2_3
  • st_x1_0 - st_x1_7
図 4. 400G ハード IP においてストリームごとに使用可能なフラクチャー

また、200G ハード IP で st_x2_0 を使用すると、次のフラクチャーが使用できなくなります。

  • st_x8_0
  • st_x4_0
  • st_x1_1
  • st_x1_0
図 5. 200G ハード IP においてストリームごとに使用可能なフラクチャー
関連情報
レベル 2 の表題