F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド

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ID 683872
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. F タイルの概要 2. F タイルのアーキテクチャー 3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装 4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装 5. F タイル PMA/FEC Direct PHY デザインの実装 6. サポートされるツール 7. F タイル・トランシーバー・リンクのデバッグ 8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ 9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴 A. 付録
2. F タイルのアーキテクチャー x
2.1. F タイルのビルディング・ブロック 2.2. F タイルの配置規則 2.3. PMA のアーキテクチャー 2.4. クロックのアーキテクチャー
2.1. F タイルのビルディング・ブロック x
2.1.1. FHT PMA と FGT PMA 2.1.2. 400G ハード IP および 200G ハード IP 2.1.3. PMA のデータレート 2.1.4. FEC のアーキテクチャー 2.1.5. PCIe* ハードIP 2.1.6. ボンディング・アーキテクチャー 2.1.7. デスキューロジック 2.1.8. 組み込みマルチダイ相互接続ブリッジ (EMIB) 2.1.9. イーサネット向け IEEE 1588 高精度時間プロトコル 2.1.10. クロック・ネットワーク 2.1.11. リコンフィグレーション・インターフェイス
2.2. F タイルの配置規則 x
2.2.1. PMA とフラクチャー間のマッピング 2.2.2. PMA とマッピングするフラクチャーの決定 2.2.3. ハード IP の配置規則 2.2.4. IEEE 1588 高精度時間プロトコルの配置規則 2.2.5. トポロジー 2.2.6. FEC の配置規則 2.2.7. クロックの規則と制約 2.2.8. ボンディングの配置規則 2.2.9. 未使用 PMA レーンの保持
2.2.1. PMA とフラクチャー間のマッピング x
2.2.1.1. FHT PMA と 400G ハード IP フラクチャーのマッピング 2.2.1.2. FGT PMA と 400G ハード IP フラクチャーのマッピング 2.2.1.3. FGT PMA と 200G ハード IP フラクチャーのマッピング
2.2.2. PMA とマッピングするフラクチャーの決定 x
2.2.2.1. 400G ハード IP と FHT を使用している 1 つの 200GbE-4 インターフェイスの実装 2.2.2.2. 400G ハード IP と FHT を使用している 1 つの 200GbE-2 インターフェイスの実装 2.2.2.3. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスの実装 2.2.2.4. 400G ハード IP と FGT を使用している 1 つの 100GbE-4 インターフェイスの実装 2.2.2.5. 200G ハード IP と FGT を使用している 1 つの 10GbE-1 インターフェイスの実装 2.2.2.6. 400G ハード IP と FHT を使用している 3 つの 25GbE-1 インターフェイスの実装 2.2.2.7. 400G ハード IP と FHT を使用している 1 つの 50GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装 2.2.2.8. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装 2.2.2.9. 400G ハード IP と FHT を使用している 2 つの 100GbE-1 インターフェイスと 1 つの 25GbE-1 インターフェイスの実装 2.2.2.10. 400G ハード IP と FHT を使用している 100GbE-1、100GbE-2、および 50GbE-1 インターフェイスの実装
2.2.5. トポロジー x
2.2.5.1. トポロジー 5: 400G ハード IP (FHT) + 200G ハード IP (FGT) の場合の例 2.2.5.2. トポロジー 6a: 混合トランシーバー・モードの 400G ハード IP 例 2.2.5.3. トポロジー 14: 1x PCIe x4 + 400G ハード IP (FGT)、PTP 使用 の場合の例
2.2.8. ボンディングの配置規則 x
2.2.8.1. 結合レーンのユースケース 1 2.2.8.2. 結合レーンのユースケース 2
2.3. PMA のアーキテクチャー x
2.3.1. FHT PMA のアーキテクチャー 2.3.2. FGT PMA のアーキテクチャー
2.3.1. FHT PMA のアーキテクチャー x
2.3.1.1. FHT トランスミッター PMA のアーキテクチャー 2.3.1.2. FHT レシーバー PMA のアーキテクチャー 2.3.1.3. FHT PMA のループバック・モード
2.3.1.1. FHT トランスミッター PMA のアーキテクチャー x
2.3.1.1.1. FHT トランスミッターのバッファーとフェーズ・ジェネレーター 2.3.1.1.2. FHT のシリアライザー 2.3.1.1.3. FHT のグレイコーダーとプリコーダー 2.3.1.1.4. FHT のデータ・パターン・ジェネレーターとベリファイアー
2.3.1.2. FHT レシーバー PMA のアーキテクチャー x
2.3.1.2.1. FHT レシーバーのバッファーとイコライザー 2.3.1.2.2. CDR ブロック 2.3.1.2.3. FHT のデシリアライザー
2.3.2. FGT PMA のアーキテクチャー x
2.3.2.1. FGT トランスミッター PMA のアーキテクチャー 2.3.2.2. FGT レシーバー PMA のアーキテクチャー 2.3.2.3. FGT PMA のチューニング 2.3.2.4. FGT PMA のループバック・モード
2.3.2.1. FGT トランスミッター PMA のアーキテクチャー x
2.3.2.1.1. FGT トランスミッターのバッファーとフェーズ・ジェネレーター 2.3.2.1.2. FGT のシリアライザー 2.3.2.1.3. FGT のグレイコーダーとプリコーダー 2.3.2.1.4. FGT のデータ・パターン・ジェネレーターとベリファイアー
2.3.2.2. FGT レシーバー PMA のアーキテクチャー x
2.3.2.2.1. FGT レシーバーのバッファーとイコライザー 2.3.2.2.2. 制御ユニット 2.3.2.2.3. FGT のデシリアライザー
2.4. クロックのアーキテクチャー x
2.4.1. リファレンス・クロック・ネットワーク 2.4.2. データパスのクロック・ネットワーク 2.4.3. システム PLL 2.4.4. データパスのクロック拍
2.4.1. リファレンス・クロック・ネットワーク x
2.4.1.1. FHT のリファレンス・クロック・ネットワーク 2.4.1.2. FGT とシステム PLL のリファレンス・クロック・ネットワーク 2.4.1.3. FGT 一次 PLL のコンフィグレーション
2.4.1.2. FGT とシステム PLL のリファレンス・クロック・ネットワーク x
2.4.1.2.1. FGT リファレンス・クロック・レシーバーのアナログ・フロント・エンド
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装 x
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要 3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン 3.3. IP のコンフィグレーション 3.4. 信号とポートのリファレンス 3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング 3.6. クロック 3.7. カスタム拍生成ポートとロジック 3.8. リセットのアサート 3.9. ボンディングの実装 3.10. 独立したポートのコンフィグレーション 3.11. コンフィグレーション・レジスター 3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定 3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション 3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要 x
3.1.1. PMA Direct でサポートされるモード 3.1.2. FEC Direct でサポートされるモード 3.1.3. サポートされない PMA/FEC モード
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン x
3.2.1. IP のプリセット・パラメーターの設定
3.3. IP のコンフィグレーション x
3.3.1. データパスのオプション (全般と共通) 3.3.2. TX データパスのオプション 3.3.3. RX データパスのオプション 3.3.4. RS-FEC (リードソロモン前方誤り訂正) のオプション 3.3.5. Avalon® メモリーマップド・インターフェイスのオプション 3.3.6. レジスターマップの IP-XACT サポート 3.3.7. デザイン例の生成
3.3.1. データパスのオプション (全般と共通) x
3.3.1.1. SATA および USB モードにおける FGT PMA のコンフィグレーション規則
3.3.2. TX データパスのオプション x
3.3.2.1. TX PMA インターフェイスのパラメーター
3.3.3. RX データパスのオプション x
3.3.3.1. RX FGT PMA インターフェイスのオプション
3.4. 信号とポートのリファレンス x
3.4.1. TX および RX のパラレルおよびシリアル・インターフェイス信号 3.4.2. TX および RX のリファレンス・クロックとクロック出力インターフェイス信号 3.4.3. リセット信号 3.4.4. RS-FEC の信号 3.4.5. カスタム拍のコントロールおよびステータス信号 3.4.6. TX PMA のコントロール信号 3.4.7. RX PMA のステータス信号 3.4.8. TX/RX の PMA およびコア・インターフェイス FIFO の信号 3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号 3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号 x
3.4.10.1. データパス・メモリーマップド Avalon® インターフェイスの数と各インターフェイスの追加アドレスビット
3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング x
3.5.1. パラレルデータのマッピング情報 3.5.2. さまざまなコンフィグレーションにおける TX および RX のパラレル・データ・マッピング情報 3.5.3. TX パラレルデータ例: PMA幅 = 8、10、16、20、32 (X=1) 3.5.4. TX パラレルデータ例: PMA 幅 = 64 (X=2) 3.5.5. TX パラレルデータ例: FEC Direct モード、PMA 幅 = 64 (X=2)
3.5.2. さまざまなコンフィグレーションにおける TX および RX のパラレル・データ・マッピング情報 x
3.5.2.1. SATA および USB プロトコルモードのさまざまなコンフィグレーションにおける TX パラレル・データ・マッピング情報
3.6. クロック x
3.6.1. クロックポート 3.6.2. 推奨される tx/rx_coreclkin の接続と tx/rx_clkout2 のソース 3.6.3. tx/rx_coreclkin、tx/rx_clkout、tx/rx_clkout2 のポート幅と推奨接続 3.6.4. FGT PMA のフラクショナル・モード
3.7. カスタム拍生成ポートとロジック x
3.7.1. tx_cadence_slow_clk_locked ポートのイネーブル 3.7.2. レートマッチ FIFO
3.8. リセットのアサート x
3.8.1. リセット信号の要件 3.8.2. パワー・オン・リセットの要件 3.8.3. リセット信号 - ブロックレベル 3.8.4. リセット信号 - 詳細 3.8.5. ステータス信号 - 詳細 3.8.6. ランタイムのリセットシーケンス - TX 3.8.7. ランタイムのリセットシーケンス - RX 3.8.8. ランタイムのリセットシーケンス - TX + RX 3.8.9. ランタイムのリセットシーケンス - TX (FEC 使用)
3.8.8. ランタイムのリセットシーケンス - TX + RX x
3.8.8.1. ランタイムのリセットシーケンスに必要な時間の概算
3.11. コンフィグレーション・レジスター x
3.11.1. PMA および FEC Direct PHY ソフト CSR のレジスターマップ 3.11.2. FHT PMA のレジスターマップ 3.11.3. FGT PMA のレジスターマップ 3.11.4. FEC のレジスターマップ 3.11.5. レーンのオフセットアドレス 3.11.6. コンフィグレーション・レジスターへのアクセス
3.11.6. コンフィグレーション・レジスターへのアクセス x
3.11.6.1. PMA および FEC Direct PHY ソフト CSR レジスターへのアクセス 3.11.6.2. FHT PMA レジスターへのアクセス 3.11.6.3. FGT PMA レジスターへのアクセス
3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定 x
3.12.1. FHT PMA の設定 3.12.2. FGT PMA の設定
3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション x
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP 内のデバッグ・エンドポイント・インターフェイスを使用 3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IP を使用
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP 内のデバッグ・エンドポイント・インターフェイスを使用 x
3.13.1.1. デバッグ・エンドポイント Avalon® インターフェイスの RTL 接続例
3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IP を使用 x
3.13.2.1. JTAG to Avalon® Master Bridge Intel IP の RTL 接続例
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション x
3.14.1. FHT PMA 3.14.2. FGT PMA
3.14.1. FHT PMA x
3.14.1.1. ループバックのイネーブル 3.14.1.2. PRBS ジェネレーターとベリファイアーのイネーブル 3.14.1.3. TX イコライザーの設定 3.14.1.4. TX のエラー挿入 3.14.1.5. RX の再コンバージェンス 3.14.1.6. 未使用レーンの保持
3.14.2. FGT PMA x
3.14.2.1. 直接レジスター方式 3.14.2.2. FGT 属性アクセス方式
3.14.2.1. 直接レジスター方式 x
3.14.2.1.1. 直接レジスター方式の例
3.14.2.2. FGT 属性アクセス方式 x
3.14.2.2.1. FGT 属性アクセス方式の例 1 3.14.2.2.2. FGT 属性アクセス方式の例 2 3.14.2.2.3. FGT 属性アクセス方式の例 3
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装 x
4.1. IP のパラメーター 4.2. IP のポートリスト 4.3. システム PLL のモード - システム PLL のリファレンス・クロックと出力周波数 4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP 使用時のガイドライン 4.5. デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン
4.5. デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン x
4.5.1. システム PLL リファレンス・クロックについてのガイドライン 4.5.2. FGT リファレンス・クロックについてのガイドライン
5. F タイル PMA/FEC Direct PHY デザインの実装 x
5.1. F タイル PMA/FEC Direct PHY デザインの実装 5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化 5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP での RS-FEC Direct デザインの実装 5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP のインスタンス化 5.5. カスタム拍生成ポートとロジックのイネーブル 5.6. F タイル PMA/FEC Direct PHY デザインの IP の接続 5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション 5.8. F タイル・インターフェイスのプランニング
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化 x
5.2.1. データパスのオプション (全般と共通) の設定 5.2.2. TX データパスオプションの設定 5.2.3. RX データパスオプションの設定
5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション x
5.7.1. シミュレーションにおける PAM4 エンコーディング・スキーム
5.8. F タイル・インターフェイスのプランニング x
5.8.1. F タイル・インターフェイス・プランナー使用例
6. サポートされるツール x
6.1. F-Tile Channel Placement Tool 6.2. F-Tile PMA and FEC Direct Port Mapping Calculator 6.3. F-Tile Clocking and Datapath Tool 6.4. F-Tile TX Equalizer Tool
7. F タイル・トランシーバー・リンクのデバッグ x
7.1. F タイル・トランシーバー・ツールキットの GUI 7.2. F タイル・トランシーバー・デバッグ・フローの手順 7.3. トランシーバー・ツールキットのパラメーター設定 7.4. 一般的なエラーのトラブルシューティング 7.5. トランシーバー・ツールキットのスクリプト
7.1. F タイル・トランシーバー・ツールキットの GUI x
7.1.1. Collection ビュー
7.2. F タイル・トランシーバー・デバッグ・フローの手順 x
7.2.1. F タイル・トランシーバーのデバッグを可能にするデザイン変更 7.2.2. インテル FPGA へのデザインのプログラミング 7.2.3. トランシーバー・ツールキットにデザインをロード 7.2.4. トランシーバー・リンクの作成 7.2.5. BER テストの実行 7.2.6. アイビューアーでのテストの実行 7.2.7. リンク最適化テストの実施
7.5. トランシーバー・ツールキットのスクリプト x
7.5.1. サポートされるトランシーバー・ツールキットのスクリプト 7.5.2. スクリプトの変更 7.5.3. スクリプトの実行 7.5.4. Tcl コンソールにおける結果の例
A. 付録 x
A.1. F タイルの製造リビジョンとファームウェアの OPN
1. F タイルの概要
2. F タイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装
5. F タイル PMA/FEC Direct PHY デザインの実装
6. サポートされるツール
7. F タイル・トランシーバー・リンクのデバッグ
8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ
9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴
A. 付録

4.1. IP のパラメーター

表 89.   F-Tile Reference and System PLL Clocks Intel® FPGA IP のパラメーター
パラメーター 値 詳細
システム PLL #0
Mode of system PLL Disabled システム PLL #0 のモードを選択します。
  • Disabled - システム PLL が使用されていません。少なくとも 1 つのシステム PLL を有効にする必要があります。
  • ETHERNET_FREQ_ <output-freq>_<refclk-freq> - イーサネットのユースケースのプリセットです。output_freq はシステム PLL の出力周波数で、refclk_freq はシステム PLL のリファレンス・クロック周波数です。
  • PCIE_FREQ_<output-freq> - PCIe のユースケースのプリセットです。output_freq はシステム PLL の出力周波数です。
  • User configuration - システム PLL の出力周波数を手動でコンフィグレーションし、実行可能なリファレンス・クロックの 1 つを選択します。PCIe 以外のユースケースで、他のイーサネット・プリセットが要件を満たさない場合に使用します。
  • User PCIe-based configuration - システム PLL の出力周波数を手動でコンフィグレーションし、実行可能なリファレンス・クロックの 1 つを選択します。PCIe のプリセットが要件を満たさない場合に、PCIe のユースケースで使用します。
プリセットのラベルの周波数表示は省略されており、完全に正確な周波数ではありません。完全な周波数については、以下の表を参照してください。デフォルト値は ETHERNET_FREQ_805_156 です。
User configuration
User PCIe-based configuration
ETHERNET_FREQ_805_156
ETHERNET_FREQ_805_312
ETHERNET_FREQ_805_322 41
ETHERNET_FREQ_830_156
ETHERNET_FREQ_830_312
PCIE_FREQ_1000
PCIE_FREQ_500
PCIE_FREQ_550
PCIE_FREQ_600
PCIE_FREQ_650
PCIE_FREQ_700
PCIE_FREQ_750
PCIE_FREQ_800
PCIE_FREQ_850
PCIE_FREQ_900
PCIE_FREQ_950
Refclk source Refclk #0 system PLL #0 の論理リファレンス・クロック・ソースを選択します。リファレンス・クロック・ソースは、FGT PMA および他のシステム PLL と共有することができます。デフォルト値は Refclk #0 です。
Refclk #1
Refclk #2
Refclk #3
Refclk #4
Refclk #5
Refclk #6
Refclk #7
Refclk #8
Refclk #9
Output frequency 31.25 から 1000MHz system PLL #0 の出力周波数を MHz で指定します。バックグラウンドで、アルゴリズムはそのクロック出力周波数に対する有効なリファレンス・クロック周波数を計算します。正しく計算するには、小数点で正確な周波数を指定します。デフォルト値は 805.6640625 です。
システム PLL #1
Mode of system PLL Disabled system PLL #1 のモードを選択します。
  • Disabled - システム PLL が使用されていません。少なくとも 1 つのシステムPLLを有効にする必要があります。
  • ETHERNET_FREQ_ <output-freq>_<refclk-freq> - イーサネットのユースケースのプリセットです。output_freq はシステム PLL の出力周波数で、refclk_freq はシステム PLL のリファレンス・クロック周波数です。
  • PCIE_FREQ_<output-freq> - PCIe のユースケースのプリセットです。output_freq はシステム PLL の出力周波数です。
  • User configuration - システム PLL の出力周波数を手動でコンフィグレーションし、実行可能なリファレンス・クロックの 1 つを選択します。PCIe 以外のユースケースで、他のイーサネット・プリセットが要件を満たさない場合に使用します。
  • User PCIe-based configuration - システム PLL の出力周波数を手動でコンフィグレーションし、実行可能なリファレンス・クロックの 1 つを選択します。PCIe のプリセットが要件を満たさない場合に、PCIe のユースケースで使用します。
デフォルト値は Disabled です。
User configuration
User PCIE-based configuration
ETHERNET_FREQ_805_156
ETHERNET_FREQ_805_312
ETHERNET_FREQ_805_322 41
ETHERNET_FREQ_830_156
ETHERNET_FREQ_830_312
ETHERNET_FREQ_830_312
PCIE_FREQ_1000
PCIE_FREQ_500
PCIE_FREQ_550
PCIE_FREQ_600
PCIE_FREQ_650
PCIE_FREQ_700
PCIE_FREQ_750
PCIE_FREQ_800
PCIE_FREQ_850
PCIE_FREQ_900
PCIE_FREQ_950
Refclk source Refclk #0 system PLL #1 の論理リファレンス・クロック・ソースを選択します。リファレンス・クロック・ソースは、FGT PMA および他のシステム PLL と共有することができます。
Refclk #1
Refclk #2
Refclk #3
Refclk #4
Refclk #5
Refclk #6
Refclk #7
Refclk #8
Refclk #9
Output frequency 31.25 から 1000MHz system PLL #1 の出力周波数を MHz で指定します。バックグラウンドで、アルゴリズムはそのクロック出力周波数に対する有効なリファレンス・クロック周波数を計算します。正しく計算するには、小数点で正確な周波数を指定します。
システム PLL #2
Mode of system PLL Disabled system PLL #2 のモードを選択します。
  • Disabled - システム PLL が使用されていません。
  • ETHERNET_FREQ_ <output-freq>_<refclk-freq> - イーサネットのユースケースのプリセットです。output_freq はシステム PLL の出力周波数で、refclk_freq はシステム PLL のリファレンス・クロック周波数です。
  • PCIE_FREQ_<output-freq> - PCIe のユースケースのプリセットです。output_freq はシステム PLL の出力周波数です。
  • User configuration - システム PLL の出力周波数を手動でコンフィグレーションし、実行可能なリファレンス・クロックの 1 つを選択します。PCIe 以外のユースケースで、他のイーサネット・プリセットが要件を満たさない場合に使用します。
  • User PCIe-based configuration - システム PLL の出力周波数を手動でコンフィグレーションし、実行可能なリファレンス・クロックの 1 つを選択します。PCIe のプリセットが要件を満たさない場合に、PCIe のユースケースで使用します。
プリセットのラベルの周波数表示は省略されており、完全に正確な周波数ではありません。
User configuration
User PCIE-based configuration
ETHERNET_FREQ_805_156
ETHERNET_FREQ_805_312
ETHERNET_FREQ_805_322 41
ETHERNET_FREQ_830_156
ETHERNET_FREQ_830_312
ETHERNET_FREQ_830_312
PCIE_FREQ_1000
PCIE_FREQ_500
PCIE_FREQ_550
PCIE_FREQ_600
PCIE_FREQ_650
PCIE_FREQ_700
PCIE_FREQ_750
PCIE_FREQ_800
PCIE_FREQ_850
PCIE_FREQ_900
PCIE_FREQ_950
Refclk source Refclk #0 system PLL #2 の論理リファレンス・クロック・ソースを選択します。リファレンス・クロック・ソースは、FGT PMA および他のシステム PLL と共有することができます。
Refclk #1
Refclk #2
Refclk #3
Refclk #4
Refclk #5
Refclk #6
Refclk #7
Refclk #8
Refclk #9
Output Frequency 31.25 から 1000MHz system PLL #2 の出力周波数を MHz で指定します。バックグラウンドで、アルゴリズムはそのクロック出力周波数に対する有効なリファレンス・クロック周波数を計算します。正しく計算するには、小数点で正確な周波数を指定します。
FHT 共通 PLL
Controller source Auto、CommonPLL A、CommonPLL B

両方の共通 PLL が有効になっている場合は、この選択により、FHT マイクロコントローラーを駆動する共通 PLL を指定します。この共通 PLL を駆動するリファレンス・クロックは、F タイルの動作全体にわたって提供され、安定している必要があります。
FHT 共通 PLL A
Enable FHT Common PLL A On/Off FHT 共通 PLL A を有効/無効にします。有効にしている場合は、FHT リファレンス・クロック・ソースと周波数を提供する必要があります。デフォルト値は Off です。
FHT refclk source FHT Refclk #0 FHT 共通 PLL A の論理リファレンス・クロック・ソースを指定します。デフォルト値は FHT Refclk #0 です。
FHT Refclk #1
FHT 共通 PLL B
Enable FHT Common PLL B On/Off 有効にしている場合は、FHT リファレンス・クロック・ソースと周波数を提供する必要があります。デフォルト値は Off です。
FHT refclk source FHT Refclk #0 FHT 共通 PLL B の論理リファレンス・クロック・ソースを指定します。デフォルト値は FHT Refclk #0 です。
FHT Refclk #1
リファレンス・クロック
FGT/System PLL
Enable Refclk #0 for FGT PMA On/Off FGT PMA の論理リファレンス・クロック #0 を有効にします。このリファレンス・クロックは、システム PLL でも共有することができます。デフォルト値は Off です。
Refclk frequency #0 25 から 380MHz リファレンス・クロック #0 の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックが FGT PMA にコンフィグレーションされている場合は、25 から 380MHz (HDMI プロトコルを使用している場合は、25 から 100MHz のみを使用します)。
  • リファレンス・クロックがシステム PLL にコンフィグレーションされている、もしくはシステム PLL と FGT PMA で共有されている場合は、100 から 380MHz。
リファレンス・クロック #0 が FGT PMA とシステム PLL で共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は 156.25MHz です。
Refclk #0 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック #0 を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。en_refclk_fgt_0 信号の特別な処理が必要です。

デフォルト値は On です。
Export Refclk #0 for use in user logic On/Off

FGT リファレンス・クロック #0 をユーザーロジックで使用できるようにします。FGT リファレンス・クロック #0 を物理的にローカル・リファレンス・クロックにマッピングすると (FGT リファレンス・クロック位置 8 または 9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #1 for FGT PMA On/Off FGT PMA の論理リファレンス・クロック #1 を有効にします。このリファレンス・クロックは、システム PLL でも共有することができます。デフォルト値は Off です。
Refclk frequency #1 25 から 380MHz リファレンス・クロック #1 の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックが FGT PMA にコンフィグレーションされている場合は、25 から 380MHz (HDMI プロトコルを使用している場合は、25 から 100MHz のみを使用します)。
  • リファレンス・クロックがシステム PLL にコンフィグレーションされている、もしくはシステム PLL と FGT PMA で共有されている場合は、100 から 380MHz。
リファレンス・クロック #1 が FGT PMA とシステム PLL で共有されている場合、リファレンス・クロックの周波数は計算された有効な周波数のドロップダウンになります。ユーザーは、ドロップダウンから 1 つを選択する必要があります。デフォルト値は Disabled です。
Refclk #1 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック #1 を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。en_refclk_fgt_1 信号の特別な処理が必要です。

デフォルト値は On です。
Export Refclk #1 for use in user logic On/Off

FGT リファレンス・クロック #1 をユーザーロジックで使用できるようにします。FGT リファレンス・クロック #1 を物理的にローカル・リファレンス・クロックにマッピングすると (FGT リファレンス・クロック位置 8 または 9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #2 for FGT PMA On/Off FGT PMA の論理リファレンス・クロック #2 を有効にします。このリファレンス・クロックは、システム PLL でも共有することができます。デフォルト値は Off です。
Refclk frequency #2 25 から 380MHz リファレンス・クロック #2 の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックが FGT PMA にコンフィグレーションされている場合は、25 から 380MHz (HDMI プロトコルを使用している場合は、25 から 100MHz のみを使用します)。
  • リファレンス・クロックがシステム PLL にコンフィグレーションされている、もしくはシステム PLL と FGT PMA で共有されている場合は、100 から 380MHz。
リファレンス・クロック #2 が FGT PMA とシステム PLL で共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。
Refclk #2 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック #2 を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。en_refclk_fgt_2 信号の特別な処理が必要です。

デフォルト値は On です。
Export Refclk #2 for use in user logic On/Off

FGT リファレンス・クロック #2 をユーザーロジックで使用できるようにします。FGT リファレンス・クロック #2 を物理的にローカル・リファレンス・クロックにマッピングすると (FGT リファレンス・クロック位置 8 または 9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #3 for FGT PMA On/Off FGT PMA の論理リファレンス・クロック #3 を有効にします。このリファレンス・クロックは、システム PLL でも共有することができます。デフォルト値は Off です。
Refclk frequency #3 25 から 380MHz リファレンス・クロック #3 の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックが FGT PMA にコンフィグレーションされている場合は、25 から 380MHz (HDMI プロトコルを使用している場合は、25 から 100MHz のみを使用します)。
  • リファレンス・クロックがシステム PLL にコンフィグレーションされている、もしくはシステム PLL と FGT PMA で共有されている場合は、100 から 380MHz。
リファレンス・クロック #3 が FGT PMA とシステム PLL で共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。
Refclk #3 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック #3 を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。en_refclk_fgt_3 信号の特別な処理が必要です。

デフォルト値は On です。
Export Refclk #3 for use in user logic On/Off

FGT リファレンス・クロック #3 をユーザーロジックで使用できるようにします。FGT リファレンス・クロック #3 を物理的にローカル・リファレンス・クロックにマッピングすると (FGT リファレンス・クロック位置 8 または 9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #4 for FGT PMA On/Off FGT PMA の論理リファレンス・クロック #4 を有効にします。このリファレンス・クロックは、システム PLL でも共有することができます。デフォルト値は Off です。
Refclk frequency #4 25 から 380MHz リファレンス・クロック #4 の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックが FGT PMA にコンフィグレーションされている場合は、25 から 380MHz (HDMI プロトコルを使用している場合は、25 から 100MHz のみを使用します)。
  • リファレンス・クロックがシステム PLL にコンフィグレーションされている、もしくはシステム PLL と FGT PMA で共有されている場合は、100 から 380MHz。
リファレンス・クロック #4 が FGT PMA とシステム PLL で共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。
Refclk #4 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック #4 を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。en_refclk_fgt_4 信号の特別な処理が必要です。

デフォルト値は On です。
Export Refclk #4 for use in user logic On/Off

FGT リファレンス・クロック #4 をユーザーロジックで使用できるようにします。FGT リファレンス・クロック #4 を物理的にローカル・リファレンス・クロックにマッピングすると (FGT リファレンス・クロック位置 8 または 9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #5 for FGT PMA On/Off FGT PMA の論理リファレンス・クロック #5 を有効にします。このリファレンス・クロックは、システム PLL でも共有することができます。デフォルト値は Off です。
Refclk frequency #5 25 から 380MHz リファレンス・クロック #5 の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックが FGT PMA にコンフィグレーションされている場合は、25 から 380MHz (HDMI プロトコルを使用している場合は、25 から 100MHz のみを使用します)。
  • リファレンス・クロックがシステム PLL にコンフィグレーションされている、もしくはシステム PLL と FGT PMA で共有されている場合は、100 から 380MHz。
リファレンス・クロック #5 が FGT PMA とシステム PLL で共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。
Refclk #5 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック #5 を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。en_refclk_fgt_5 信号の特別な処理が必要です。

デフォルト値は On です。
Export Refclk #5 for use in user logic On/Off

FGT リファレンス・クロック #5 をユーザーロジックで使用できるようにします。FGT リファレンス・クロック #5 を物理的にローカル・リファレンス・クロックにマッピングすると (FGT リファレンス・クロック位置 8 または 9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #6 for FGT PMA On/Off FGT PMA の論理リファレンス・クロック #6 を有効にします。このリファレンス・クロックは、システム PLL でも共有することができます。デフォルト値は Off です。
Refclk frequency #6 25 から 380MHz リファレンス・クロック #6 の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックが FGT PMA にコンフィグレーションされている場合は、25 から 380MHz (HDMI プロトコルを使用している場合は、25 から 100MHz のみを使用します)。
  • リファレンス・クロックがシステム PLL にコンフィグレーションされている、もしくはシステム PLL と FGT PMA で共有されている場合は、100 から 380MHz。
リファレンス・クロック #6 が FGT PMA とシステム PLL で共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。
Refclk #6 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック #6 を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。en_refclk_fgt_6 信号の特別な処理が必要です。

デフォルト値は On です。
Export Refclk #6 for use in user logic On/Off

FGT リファレンス・クロック #6 をユーザーロジックで使用できるようにします。FGT リファレンス・クロック #6 を物理的にローカル・リファレンス・クロックにマッピングすると (FGT リファレンス・クロック位置 8 または 9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #7 for FGT PMA On/Off FGT PMA の論理リファレンス・クロック #7 を有効にします。このリファレンス・クロックは、システム PLL でも共有することができます。デフォルト値は Off です。
Refclk frequency #7 25 から 380MHz リファレンス・クロック #7 の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックが FGT PMA にコンフィグレーションされている場合は、25 から 380MHz (HDMI プロトコルを使用している場合は、25 から 100MHz のみを使用します)。
  • リファレンス・クロックがシステム PLL にコンフィグレーションされている、もしくはシステム PLL と FGT PMA で共有されている場合は、100 から 380MHz。
リファレンス・クロック #7 が FGT PMA とシステム PLL で共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。
Refclk #7 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック #7 を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。en_refclk_fgt_7 信号の特別な処理が必要です。

デフォルト値は On です。
Export Refclk #7 for use in user logic On/Off

FGT リファレンス・クロック #7 をユーザーロジックで使用できるようにします。FGT リファレンス・クロック #7 を物理的にローカル・リファレンス・クロックにマッピングすると (FGT リファレンス・クロック位置 8 または 9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #8 for FGT PMA On/Off FGT PMA の論理リファレンス・クロック #8 を有効にします。このリファレンス・クロックは、システム PLL でも共有することができます。デフォルト値は Off です。
Refclk frequency #8 25 から 380MHz リファレンス・クロック #8 の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックが FGT PMA にコンフィグレーションされている場合は、25 から 380MHz (HDMI プロトコルを使用している場合は、25 から 100MHz のみを使用します)。
  • リファレンス・クロックがシステム PLL にコンフィグレーションされている、もしくはシステム PLL と FGT PMA で共有されている場合は、100 から 380MHz。
リファレンス・クロック #8 が FGT PMA とシステム PLL で共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。
Refclk #8 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック #8 を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。en_refclk_fgt_8 信号の特別な処理が必要です。

デフォルト値は On です。
Export Refclk #8 for use in user logic On/Off

FGT リファレンス・クロック #8 をユーザーロジックで使用できるようにします。FGT リファレンス・クロック #8 を物理的にローカル・リファレンス・クロックにマッピングすると (FGT リファレンス・クロック位置 8 または 9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

Enable Refclk #9 for FGT PMA On/Off FGT PMA の論理リファレンス・クロック #9 を有効にします。このリファレンス・クロックは、システム PLL でも共有することができます。デフォルト値は Off です。
Refclk frequency #9 25 から 380MHz リファレンス・クロック #9 の周波数を指定します。範囲は次のとおりです。
  • リファレンス・クロックが FGT PMA にコンフィグレーションされている場合は、25 から 380MHz (HDMI プロトコルを使用している場合は、25 から 100MHz のみを使用します)。
  • リファレンス・クロックがシステム PLL にコンフィグレーションされている、もしくはシステム PLL と FGT PMA で共有されている場合は、100 から 380MHz。
リファレンス・クロック #9 が FGT PMA とシステム PLL で共有されている場合、パラメーター・エディターでは、計算された有効な周波数を選択することができます。デフォルト値は Disabled です。
Refclk #9 is active at and after device configuration On/Off

On の場合は、リファレンス・クロック #9 を提供する必要があります。このリファレンス・クロックはフリーランニングで、デバイス・プログラミング時およびそれ以降も安定している必要があります。

Off の場合は、リファレンス・クロックをデバイス・プログラミング時に非アクティブにしたり、デバイス動作時に停止したりすることができます。en_refclk_fgt_9 信号の特別な処理が必要です。

デフォルト値は On です。
Export Refclk #9 for use in user logic On/Off

FGT リファレンス・クロック #9 をユーザーロジックで使用できるようにします。FGT リファレンス・クロック #9 を物理的にローカル・リファレンス・クロックにマッピングすると (FGT リファレンス・クロック位置 8 または 9)、ユーザーロジックでは使用できなくなるため、これを Off に設定する必要があります。デフォルト値は Off です。

FGT CDR クロック出力
Enable FGT CDR Output #0 On/Off 論理 FGT CDR クロック出力 #0 を有効にします。FGT リファレンス・クロックを CDR クロック出力としてコンフィグレーションするには、このパラメーターを有効にする必要があります。デフォルト値は Off です。
Enable FGT CDR Output #1 On/Off 論理 FGT CDR クロック出力 #1 を有効にします。FGT リファレンス・クロックを CDR クロック出力としてコンフィグレーションするには、このパラメーターを有効にする必要があります。デフォルト値は Off です。
FHT リファレンス・クロック
FHT Refclk frequency #0 100 から 200MHz FHT リファレンス・クロック #0 の周波数を MHz で指定します。
FHT Refclk frequency #1 100 から 200MHz FHT リファレンス・クロック #1 の周波数を MHz で指定します。
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レベル 2 の表題