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1. F タイルの概要
2. F タイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装
5. F タイル PMA/FEC Direct PHY デザインの実装
6. サポートされるツール
7. F タイル・トランシーバー・リンクのデバッグ
8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ
9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400G ハード IP と FHT を使用している 1 つの 200GbE-4 インターフェイスの実装
2.2.2.2. 400G ハード IP と FHT を使用している 1 つの 200GbE-2 インターフェイスの実装
2.2.2.3. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスの実装
2.2.2.4. 400G ハード IP と FGT を使用している 1 つの 100GbE-4 インターフェイスの実装
2.2.2.5. 200G ハード IP と FGT を使用している 1 つの 10GbE-1 インターフェイスの実装
2.2.2.6. 400G ハード IP と FHT を使用している 3 つの 25GbE-1 インターフェイスの実装
2.2.2.7. 400G ハード IP と FHT を使用している 1 つの 50GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.8. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.9. 400G ハード IP と FHT を使用している 2 つの 100GbE-1 インターフェイスと 1 つの 25GbE-1 インターフェイスの実装
2.2.2.10. 400G ハード IP と FHT を使用している 100GbE-1、100GbE-2、および 50GbE-1 インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン
3.3. IP のコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定
3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TX および RX のパラレルおよびシリアル・インターフェイス信号
3.4.2. TX および RX のリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FEC の信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMA のコントロール信号
3.4.7. RX PMA のステータス信号
3.4.8. TX/RX の PMA およびコア・インターフェイス FIFO の信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. F タイル PMA/FEC Direct PHY デザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP での RS-FEC Direct デザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP のインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. F タイル PMA/FEC Direct PHY デザインの IP の接続
5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション
5.8. F タイル・インターフェイスのプランニング
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2.4.1.1. FHT のリファレンス・クロック・ネットワーク
FHT PMA には、2 つのリファレンス・クロック (refclk[0]、refclk[1]) があります。これらはどちらも、4 つの FHT PMA からアクセスすることができます。refclk[0] と refclk[1] は、異なる周波数にすることができます。周波数の範囲は 100 から 200MHz で、連続範囲になります。
FHT のリファレンス・クロック・ネットワークに示すように、FHT には 6 つの PLL があります。
- 2 つの共通 PLL (4 つのレーンすべてに接続している): PLLA、PLLB
- 4 つのレーン PLL (4 レーンすべてに対してレーンごとに 1 つのPLL): TX PLL
パフォーマンスを最適化するため、FHT には、共通 PLL とレーン PLL の間にカスケードされている PLL スキームがあり、共通 PLL でよりクリーンなクロックをレーン PLL に提供します。
- 共通 PLL およびレーン PLL は、整数モードとフラクショナル・モードをサポートします。ただし、対応するレーン PLL がフラクショナル・モードの場合は、共通 PLL をフラクショナル・モードにすることはできません。次の表を参照してください。
- 共通 PLL の 1 つでマイクロコントローラーを駆動します。この共通 PLL を駆動するリファレンス・クロックは、F タイルの動作全体にわたって提供され、安定している必要があります。
- 共通 PLL では、2 つのクロック周波数 (100 および 156.25MHz) を生成します。これらは、レーン PLL に向かいます。この 2 つのうちの 1 つを選択し、レーン PLL を駆動する必要があります。
レーン PLL のモード | 対応する共通 PLL のモード | サポートの有無 |
---|---|---|
整数 | 整数 | サポートされる |
整数 | フラクショナル | サポートされる |
フラクショナル | 整数 | サポートされる |
フラクショナル | フラクショナル | サポートされない |
図 49. FHT のリファレンス・クロック・ネットワーク
FHT のリファレンス・クロック | 方向 | アクセス可能な FHT PMA | システム PLL にアクセス可能か |
---|---|---|---|
refclk[0] | 入力 | FHT0、FHT1、FHT2、FHT3 | いいえ |
refclk[1] | 入力 | FHT0、FHT1、FHT2、FHT3 | いいえ |