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インテルのみ表示可能 — GUID: nrt1623360177456
Ixiasoft
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3.3.7. デザイン例の生成
F-Tile PMA/FEC Direct PHY Intel® FPGA IP のパラメーター・エディターには Generate Example Design の機能が含まれており、それによって PMA/FEC Direct モードのデザイン例を容易に作成、生成、およびシミュレーションすることができます。
生成の際には、IP のパラメーター・エディターにおけるデザイン例のオプションで示すように、4 つのExample Design Options から選択することができます。
デザイン例では、ターゲットデバイスに向けた生成、コンパイル、およびシミュレーションのフローをサポートします。 インテル® Quartus® Prime 開発ソフトウェアのバージョン 22.1以降では、デザイン例に対するハードウェア・サポートが Intel Agilex® 7 I シリーズ・トランシーバー SoC 開発キットで有効になっています。現在は、次の Example Design Options を利用することができます。
デザイン例のオプション | 相当するプリセット設定 | 詳細 |
---|---|---|
FHT NRZ 25G 1 PMA lane RSFEC 272/258 | FHT_NRZ_25G_1_PMA_Lane_RSFEC_272_258_ED | 1 つの PMA FHT NRZ レーン、25.78125Gbps で動作、RS-FEC 272/258 モードを使用 |
FGT NRZ 50G 2 PMA lanes RSFEC 528/514 | FGT_NRZ_50G_2_PMA_Lanes_RSFEC_528_514_ED | 2 つの PMA FGT NRZ レーン、25.78125Gbps で動作 (各レーン)、RS-FEC 528/512 モードを使用 |
FHT PAM4 4 400G 4 PMA lanes RSFEC 544/514 | FHT_PAM4_400G_4_PMA_lanes_RSFEC_544_514_ED | 4 つ の PMA FHT PAM4 レーン、106.25Gbps で動作 (各レーン)、RS-FEC 544/514 モードを使用 |
FGT NRZ 50G 2 PMA Lanes Custom Cadence | FGT_NRZ_50G_2_PMA_Lanes_Custom_Cadence_ED | 2 つの PMA FGT NRZ レーン、25.78125Gbps で動作 (各レーン)、カスタム拍のクロックモードを使用 カスタム拍のクロックモードでは、システム PLL で PMA のデジタル・データ・パス (つまり、F タイル・インターフェイス FIFO とコア・インターフェイス FIFO) にクロックを提供します。PMA ブロックと PMA インターフェイス FIFO は、PMA クロック出力によるクロックを使用します。 |
Example Design Options は、デザイン例の生成オプションで説明されているように、一部のプリセットの設定と同等です。各プリセットにおける IP のパラメーター設定を確認するには、 F-Tile PMA/FEC Direct PHY Intel® FPGA IP で利用可能なパラメーターのプリセットを参照してください。または、IP のパラメーター・エディターでプリセットを右クリックし、Show Preset Settings をクリックします。もしくは、Apply preset をクリックし、パラメーター・エディターでプリセットの設定を適用します。
4 つの利用可能な Example Design Options のいずれかを選択し、その後 GUI で F-Tile PMA/FEC Direct PHY Intel® FPGA IP の設定を変更しても、生成されるデザイン例は、変更後の F-Tile PMA/FEC Direct PHY Intel® FPGA IP の設定には従いません。デザイン例の生成では、デザイン例の生成オプションに記載されているExample Design Options のみが使用されます。F-Tile PMA/FEC Direct PHY Intel® FPGA IP の設定に対する変更は、デザイン例の生成時に適用されません。
次の図に示されているように、F-Tile PMA/FEC Direct PHY Intel® FPGA IP の Example Design タブでは、事前に定義されている RS-FEC オプションを選択し、デザイン例をコンフィグレーションすることができます。
- FHT NRZ 25G 1 PMA Lane RSFEC 272/25
- FGT NRZ 50G 2 PMA Lanes RSFEC 528/514
- FHT PAM4 4 400G 4 PMA Lanes RSFEC 544/514
- F-Tile PMA/FEC Direct PHY Intel® FPGA IP の Example Design タブに移動します。
- ドロップダウン・メニューからデザイン例の 1 つを選択します。None を選択すると、デザイン例を生成することはできません。
- Acknowledgment: オプションのボックスをクリックします。このオプションは、ドロップダウン・メニューで指定しているデザイン例のみが生成されることを再確認するものです。IP の他のパラメーター設定を指定しても、デザイン例の生成では有効になりません。Acknowledgment ボックスをチェックしないと、デザイン例を生成することはできません。
- ステップ 2 とステップ 3 が行われていることを確認し、Generate Example Design をクリックします。
Generate Example Design をクリックすると、コンパイラーの IP Generation と Support-logic Generation のステージが完了します。また、デザイン例のフォルダーが生成され、 インテル® Quartus® Prime のプロジェクト (.qpf) ファイル、設定 (.qsf) ファイル、IP ファイル、デザイン例のシミュレーションおよびテストベンチのファイルが含まれます。このフォルダーは、次の位置にあります。
<Project Folder>/<directphy_f_0_example_design/example_design>
コンパイラーは、デザイン例の .qsf ファイルを読み取ります。これには、PMA のリファレンス・クロック、TX および RX の高速シリアルピン位置の割り当てが含まれます。
リアルタイムのシミュレーション時間を短縮するため、デザイン例のテストベンチでは、Fast Sim モデルを使用します。このモデルは、シミュレーション実行スクリプトのマクロを介して有効になります。Fast Sim モデルを有効にする構文は次のとおりです。
+define+IP7581SERDES_UX_SIMSPEED
このマクロは、Generate Example Design ボタンをクリック後に、デザイン例のシミュレーション・スクリプトでデフォルトで有効になります。
デザイン例のシミュレーション
- VCS* でのシミュレーションには、example_design/testbench ディレクトリーに移動し、次のシェルスクリプトを使用してシミュレーションを起動します。
sh run_vcs.sh
- VCS* MX でのシミュレーションには、example_design/testbench ディレクトリーに移動し、次のシェルスクリプトを使用してシミュレーションを起動します。
sh run_vcsmx.sh
- ModelSim* でのシミュレーションには、example_design/testbench ディレクトリーに移動し、次のコマンドを使用してシミュレーションを起動します。
vsim -c -do run_vsim.tcl
- Xcelium* でのシミュレーションには、example_design/testbench ディレクトリーに移動し、次のシェルスクリプトを使用してシミュレーションを起動します。
sh run_xcelium.sh
- 波形ビューアーを起動して、シミュレーションの結果を確認します。