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1. F タイルの概要
2. F タイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装
5. F タイル PMA/FEC Direct PHY デザインの実装
6. サポートされるツール
7. F タイル・トランシーバー・リンクのデバッグ
8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ
9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400G ハード IP と FHT を使用している 1 つの 200GbE-4 インターフェイスの実装
2.2.2.2. 400G ハード IP と FHT を使用している 1 つの 200GbE-2 インターフェイスの実装
2.2.2.3. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスの実装
2.2.2.4. 400G ハード IP と FGT を使用している 1 つの 100GbE-4 インターフェイスの実装
2.2.2.5. 200G ハード IP と FGT を使用している 1 つの 10GbE-1 インターフェイスの実装
2.2.2.6. 400G ハード IP と FHT を使用している 3 つの 25GbE-1 インターフェイスの実装
2.2.2.7. 400G ハード IP と FHT を使用している 1 つの 50GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.8. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.9. 400G ハード IP と FHT を使用している 2 つの 100GbE-1 インターフェイスと 1 つの 25GbE-1 インターフェイスの実装
2.2.2.10. 400G ハード IP と FHT を使用している 100GbE-1、100GbE-2、および 50GbE-1 インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン
3.3. IP のコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定
3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TX および RX のパラレルおよびシリアル・インターフェイス信号
3.4.2. TX および RX のリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FEC の信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMA のコントロール信号
3.4.7. RX PMA のステータス信号
3.4.8. TX/RX の PMA およびコア・インターフェイス FIFO の信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. F タイル PMA/FEC Direct PHY デザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP での RS-FEC Direct デザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP のインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. F タイル PMA/FEC Direct PHY デザインの IP の接続
5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション
5.8. F タイル・インターフェイスのプランニング
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3.6.2. 推奨される tx/rx_coreclkin の接続と tx/rx_clkout2 のソース
推奨される接続とソースには、推奨される tx/rx_coreclkin の接続と、tx/rx_clkout および tx/rx_clkout2 のソースが、データパスのクロックモードと倍幅転送の選択に基づき示されています。
データパスのクロックモード | コア・インターフェイス FIFO のモード | TX/RX の倍幅転送を有効にしている | 推奨される tx/rx_coreclkin 接続 | 推奨される tx/rx_clkout または tx/rx_clkout2 のソース | tx/rx_clkout2 の場合の分周係数 |
---|---|---|---|---|---|
PMA | PC | いいえ | tx/rx_clkout | ワード/ボンディング・クロック | 該当なし |
はい | tx/rx_clkout2 | ワード/ボンディング・クロック | 2 | ||
エラスティック | はい | tx/rx_clkout2 またはユーザーからの他のクロックソース | ワード/ボンディング・クロック/ユーザークロック 1 または 2 | 2 | |
いいえ | tx/rx_clkout またはユーザーからの他のクロックソース | ワード/ボンディング・クロック/ユーザークロック 1 または 2 | 該当なし | ||
システム PLL | PC | いいえ | tx/rx_clkout | Sys PLL clock | 該当なし |
はい | tx/rx_clkout | Sys PLL clock Div2 | 該当なし |
- システム PLL クロックモードを使用している場合は、tx_clkout と rx_clkout はいずれも、tx_coreclkin と rx_coreclkin にクロックを提供することができます。
-
PMA クロックモードを使用している場合は、tx_cllkout/2 で tx_coreclkin にクロックを提供する必要があります。rx_clkout/2 では、rx_coreclkin にクロックを提供する必要があります。PMA クロックモードのこの要件の唯一の例外は、TX と RX が同じリファレンス・クロック・ソースを共有している (つまり、PPM の差が 0 である) チップツーチップのアプリケーションの場合で、tx_clkout または rx_clkout で tx_coreclkin と rx_coreclkin の両方にクロックを提供することができます。