F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド

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ID 683872
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. F タイルの概要 2. F タイルのアーキテクチャー 3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装 4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装 5. F タイル PMA/FEC Direct PHY デザインの実装 6. サポートされるツール 7. F タイル・トランシーバー・リンクのデバッグ 8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ 9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴 A. 付録
2. F タイルのアーキテクチャー x
2.1. F タイルのビルディング・ブロック 2.2. F タイルの配置規則 2.3. PMA のアーキテクチャー 2.4. クロックのアーキテクチャー
2.1. F タイルのビルディング・ブロック x
2.1.1. FHT PMA と FGT PMA 2.1.2. 400G ハード IP および 200G ハード IP 2.1.3. PMA のデータレート 2.1.4. FEC のアーキテクチャー 2.1.5. PCIe* ハードIP 2.1.6. ボンディング・アーキテクチャー 2.1.7. デスキューロジック 2.1.8. 組み込みマルチダイ相互接続ブリッジ (EMIB) 2.1.9. イーサネット向け IEEE 1588 高精度時間プロトコル 2.1.10. クロック・ネットワーク 2.1.11. リコンフィグレーション・インターフェイス
2.2. F タイルの配置規則 x
2.2.1. PMA とフラクチャー間のマッピング 2.2.2. PMA とマッピングするフラクチャーの決定 2.2.3. ハード IP の配置規則 2.2.4. IEEE 1588 高精度時間プロトコルの配置規則 2.2.5. トポロジー 2.2.6. FEC の配置規則 2.2.7. クロックの規則と制約 2.2.8. ボンディングの配置規則 2.2.9. 未使用 PMA レーンの保持
2.2.1. PMA とフラクチャー間のマッピング x
2.2.1.1. FHT PMA と 400G ハード IP フラクチャーのマッピング 2.2.1.2. FGT PMA と 400G ハード IP フラクチャーのマッピング 2.2.1.3. FGT PMA と 200G ハード IP フラクチャーのマッピング
2.2.2. PMA とマッピングするフラクチャーの決定 x
2.2.2.1. 400G ハード IP と FHT を使用している 1 つの 200GbE-4 インターフェイスの実装 2.2.2.2. 400G ハード IP と FHT を使用している 1 つの 200GbE-2 インターフェイスの実装 2.2.2.3. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスの実装 2.2.2.4. 400G ハード IP と FGT を使用している 1 つの 100GbE-4 インターフェイスの実装 2.2.2.5. 200G ハード IP と FGT を使用している 1 つの 10GbE-1 インターフェイスの実装 2.2.2.6. 400G ハード IP と FHT を使用している 3 つの 25GbE-1 インターフェイスの実装 2.2.2.7. 400G ハード IP と FHT を使用している 1 つの 50GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装 2.2.2.8. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装 2.2.2.9. 400G ハード IP と FHT を使用している 2 つの 100GbE-1 インターフェイスと 1 つの 25GbE-1 インターフェイスの実装 2.2.2.10. 400G ハード IP と FHT を使用している 100GbE-1、100GbE-2、および 50GbE-1 インターフェイスの実装
2.2.5. トポロジー x
2.2.5.1. トポロジー 5: 400G ハード IP (FHT) + 200G ハード IP (FGT) の場合の例 2.2.5.2. トポロジー 6a: 混合トランシーバー・モードの 400G ハード IP 例 2.2.5.3. トポロジー 14: 1x PCIe x4 + 400G ハード IP (FGT)、PTP 使用 の場合の例
2.2.8. ボンディングの配置規則 x
2.2.8.1. 結合レーンのユースケース 1 2.2.8.2. 結合レーンのユースケース 2
2.3. PMA のアーキテクチャー x
2.3.1. FHT PMA のアーキテクチャー 2.3.2. FGT PMA のアーキテクチャー
2.3.1. FHT PMA のアーキテクチャー x
2.3.1.1. FHT トランスミッター PMA のアーキテクチャー 2.3.1.2. FHT レシーバー PMA のアーキテクチャー 2.3.1.3. FHT PMA のループバック・モード
2.3.1.1. FHT トランスミッター PMA のアーキテクチャー x
2.3.1.1.1. FHT トランスミッターのバッファーとフェーズ・ジェネレーター 2.3.1.1.2. FHT のシリアライザー 2.3.1.1.3. FHT のグレイコーダーとプリコーダー 2.3.1.1.4. FHT のデータ・パターン・ジェネレーターとベリファイアー
2.3.1.2. FHT レシーバー PMA のアーキテクチャー x
2.3.1.2.1. FHT レシーバーのバッファーとイコライザー 2.3.1.2.2. CDR ブロック 2.3.1.2.3. FHT のデシリアライザー
2.3.2. FGT PMA のアーキテクチャー x
2.3.2.1. FGT トランスミッター PMA のアーキテクチャー 2.3.2.2. FGT レシーバー PMA のアーキテクチャー 2.3.2.3. FGT PMA のチューニング 2.3.2.4. FGT PMA のループバック・モード
2.3.2.1. FGT トランスミッター PMA のアーキテクチャー x
2.3.2.1.1. FGT トランスミッターのバッファーとフェーズ・ジェネレーター 2.3.2.1.2. FGT のシリアライザー 2.3.2.1.3. FGT のグレイコーダーとプリコーダー 2.3.2.1.4. FGT のデータ・パターン・ジェネレーターとベリファイアー
2.3.2.2. FGT レシーバー PMA のアーキテクチャー x
2.3.2.2.1. FGT レシーバーのバッファーとイコライザー 2.3.2.2.2. 制御ユニット 2.3.2.2.3. FGT のデシリアライザー
2.4. クロックのアーキテクチャー x
2.4.1. リファレンス・クロック・ネットワーク 2.4.2. データパスのクロック・ネットワーク 2.4.3. システム PLL 2.4.4. データパスのクロック拍
2.4.1. リファレンス・クロック・ネットワーク x
2.4.1.1. FHT のリファレンス・クロック・ネットワーク 2.4.1.2. FGT とシステム PLL のリファレンス・クロック・ネットワーク 2.4.1.3. FGT 一次 PLL のコンフィグレーション
2.4.1.2. FGT とシステム PLL のリファレンス・クロック・ネットワーク x
2.4.1.2.1. FGT リファレンス・クロック・レシーバーのアナログ・フロント・エンド
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装 x
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要 3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン 3.3. IP のコンフィグレーション 3.4. 信号とポートのリファレンス 3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング 3.6. クロック 3.7. カスタム拍生成ポートとロジック 3.8. リセットのアサート 3.9. ボンディングの実装 3.10. 独立したポートのコンフィグレーション 3.11. コンフィグレーション・レジスター 3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定 3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション 3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要 x
3.1.1. PMA Direct でサポートされるモード 3.1.2. FEC Direct でサポートされるモード 3.1.3. サポートされない PMA/FEC モード
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン x
3.2.1. IP のプリセット・パラメーターの設定
3.3. IP のコンフィグレーション x
3.3.1. データパスのオプション (全般と共通) 3.3.2. TX データパスのオプション 3.3.3. RX データパスのオプション 3.3.4. RS-FEC (リードソロモン前方誤り訂正) のオプション 3.3.5. Avalon® メモリーマップド・インターフェイスのオプション 3.3.6. レジスターマップの IP-XACT サポート 3.3.7. デザイン例の生成
3.3.1. データパスのオプション (全般と共通) x
3.3.1.1. SATA および USB モードにおける FGT PMA のコンフィグレーション規則
3.3.2. TX データパスのオプション x
3.3.2.1. TX PMA インターフェイスのパラメーター
3.3.3. RX データパスのオプション x
3.3.3.1. RX FGT PMA インターフェイスのオプション
3.4. 信号とポートのリファレンス x
3.4.1. TX および RX のパラレルおよびシリアル・インターフェイス信号 3.4.2. TX および RX のリファレンス・クロックとクロック出力インターフェイス信号 3.4.3. リセット信号 3.4.4. RS-FEC の信号 3.4.5. カスタム拍のコントロールおよびステータス信号 3.4.6. TX PMA のコントロール信号 3.4.7. RX PMA のステータス信号 3.4.8. TX/RX の PMA およびコア・インターフェイス FIFO の信号 3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号 3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号 x
3.4.10.1. データパス・メモリーマップド Avalon® インターフェイスの数と各インターフェイスの追加アドレスビット
3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング x
3.5.1. パラレルデータのマッピング情報 3.5.2. さまざまなコンフィグレーションにおける TX および RX のパラレル・データ・マッピング情報 3.5.3. TX パラレルデータ例: PMA幅 = 8、10、16、20、32 (X=1) 3.5.4. TX パラレルデータ例: PMA 幅 = 64 (X=2) 3.5.5. TX パラレルデータ例: FEC Direct モード、PMA 幅 = 64 (X=2)
3.5.2. さまざまなコンフィグレーションにおける TX および RX のパラレル・データ・マッピング情報 x
3.5.2.1. SATA および USB プロトコルモードのさまざまなコンフィグレーションにおける TX パラレル・データ・マッピング情報
3.6. クロック x
3.6.1. クロックポート 3.6.2. 推奨される tx/rx_coreclkin の接続と tx/rx_clkout2 のソース 3.6.3. tx/rx_coreclkin、tx/rx_clkout、tx/rx_clkout2 のポート幅と推奨接続 3.6.4. FGT PMA のフラクショナル・モード
3.7. カスタム拍生成ポートとロジック x
3.7.1. tx_cadence_slow_clk_locked ポートのイネーブル 3.7.2. レートマッチ FIFO
3.8. リセットのアサート x
3.8.1. リセット信号の要件 3.8.2. パワー・オン・リセットの要件 3.8.3. リセット信号 - ブロックレベル 3.8.4. リセット信号 - 詳細 3.8.5. ステータス信号 - 詳細 3.8.6. ランタイムのリセットシーケンス - TX 3.8.7. ランタイムのリセットシーケンス - RX 3.8.8. ランタイムのリセットシーケンス - TX + RX 3.8.9. ランタイムのリセットシーケンス - TX (FEC 使用)
3.8.8. ランタイムのリセットシーケンス - TX + RX x
3.8.8.1. ランタイムのリセットシーケンスに必要な時間の概算
3.11. コンフィグレーション・レジスター x
3.11.1. PMA および FEC Direct PHY ソフト CSR のレジスターマップ 3.11.2. FHT PMA のレジスターマップ 3.11.3. FGT PMA のレジスターマップ 3.11.4. FEC のレジスターマップ 3.11.5. レーンのオフセットアドレス 3.11.6. コンフィグレーション・レジスターへのアクセス
3.11.6. コンフィグレーション・レジスターへのアクセス x
3.11.6.1. PMA および FEC Direct PHY ソフト CSR レジスターへのアクセス 3.11.6.2. FHT PMA レジスターへのアクセス 3.11.6.3. FGT PMA レジスターへのアクセス
3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定 x
3.12.1. FHT PMA の設定 3.12.2. FGT PMA の設定
3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション x
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP 内のデバッグ・エンドポイント・インターフェイスを使用 3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IP を使用
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP 内のデバッグ・エンドポイント・インターフェイスを使用 x
3.13.1.1. デバッグ・エンドポイント Avalon® インターフェイスの RTL 接続例
3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IP を使用 x
3.13.2.1. JTAG to Avalon® Master Bridge Intel IP の RTL 接続例
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション x
3.14.1. FHT PMA 3.14.2. FGT PMA
3.14.1. FHT PMA x
3.14.1.1. ループバックのイネーブル 3.14.1.2. PRBS ジェネレーターとベリファイアーのイネーブル 3.14.1.3. TX イコライザーの設定 3.14.1.4. TX のエラー挿入 3.14.1.5. RX の再コンバージェンス 3.14.1.6. 未使用レーンの保持
3.14.2. FGT PMA x
3.14.2.1. 直接レジスター方式 3.14.2.2. FGT 属性アクセス方式
3.14.2.1. 直接レジスター方式 x
3.14.2.1.1. 直接レジスター方式の例
3.14.2.2. FGT 属性アクセス方式 x
3.14.2.2.1. FGT 属性アクセス方式の例 1 3.14.2.2.2. FGT 属性アクセス方式の例 2 3.14.2.2.3. FGT 属性アクセス方式の例 3
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装 x
4.1. IP のパラメーター 4.2. IP のポートリスト 4.3. システム PLL のモード - システム PLL のリファレンス・クロックと出力周波数 4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP 使用時のガイドライン 4.5. デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン
4.5. デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン x
4.5.1. システム PLL リファレンス・クロックについてのガイドライン 4.5.2. FGT リファレンス・クロックについてのガイドライン
5. F タイル PMA/FEC Direct PHY デザインの実装 x
5.1. F タイル PMA/FEC Direct PHY デザインの実装 5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化 5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP での RS-FEC Direct デザインの実装 5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP のインスタンス化 5.5. カスタム拍生成ポートとロジックのイネーブル 5.6. F タイル PMA/FEC Direct PHY デザインの IP の接続 5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション 5.8. F タイル・インターフェイスのプランニング
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化 x
5.2.1. データパスのオプション (全般と共通) の設定 5.2.2. TX データパスオプションの設定 5.2.3. RX データパスオプションの設定
5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション x
5.7.1. シミュレーションにおける PAM4 エンコーディング・スキーム
5.8. F タイル・インターフェイスのプランニング x
5.8.1. F タイル・インターフェイス・プランナー使用例
6. サポートされるツール x
6.1. F-Tile Channel Placement Tool 6.2. F-Tile PMA and FEC Direct Port Mapping Calculator 6.3. F-Tile Clocking and Datapath Tool 6.4. F-Tile TX Equalizer Tool
7. F タイル・トランシーバー・リンクのデバッグ x
7.1. F タイル・トランシーバー・ツールキットの GUI 7.2. F タイル・トランシーバー・デバッグ・フローの手順 7.3. トランシーバー・ツールキットのパラメーター設定 7.4. 一般的なエラーのトラブルシューティング 7.5. トランシーバー・ツールキットのスクリプト
7.1. F タイル・トランシーバー・ツールキットの GUI x
7.1.1. Collection ビュー
7.2. F タイル・トランシーバー・デバッグ・フローの手順 x
7.2.1. F タイル・トランシーバーのデバッグを可能にするデザイン変更 7.2.2. インテル FPGA へのデザインのプログラミング 7.2.3. トランシーバー・ツールキットにデザインをロード 7.2.4. トランシーバー・リンクの作成 7.2.5. BER テストの実行 7.2.6. アイビューアーでのテストの実行 7.2.7. リンク最適化テストの実施
7.5. トランシーバー・ツールキットのスクリプト x
7.5.1. サポートされるトランシーバー・ツールキットのスクリプト 7.5.2. スクリプトの変更 A. デバイスの初期化とツールキットの起動に向けたスクリプトの変更 B. BER およびアイ測定テストの実行に向けたスクリプトの変更 C. 自動スイープテストの実行に向けたスクリプトの変更 7.5.3. スクリプトの実行 7.5.4. Tcl コンソールにおける結果の例
A. 付録 x
A.1. F タイルの製造リビジョンとファームウェアの OPN
1. F タイルの概要
2. F タイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装
5. F タイル PMA/FEC Direct PHY デザインの実装
6. サポートされるツール
7. F タイル・トランシーバー・リンクのデバッグ
8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ
9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴
A. 付録

7.5.2. スクリプトの変更

スクリプト内には、変数がいくつか含まれています。それには、チャネルリンクの設定、PRBS パターン、ループバック・モード、BER テスト期間、TX イコライザーの設定などがあります。これらは、デザインのコンフィグレーションに基づき変更する必要があります。テストを実行する前に、スクリプト内でこれらの変数の値を設定する必要があります。次に、各テストのスクリプトを変更する手順について説明します。

A. デバイスの初期化とツールキットの起動に向けたスクリプトの変更

デバイスの初期化に向けたスクリプトを変更することで、JTAG チェーンにあるデバイスを更新し、プログラミングした .sof を指す必要があります。
  1. device_initialization.tcl スクリプトを任意のテキストエディターで開きます。
  2. 次の変更を device_initialization.tcl スクリプトに加えます。
    set path <sof-file-path>
set result_dir <my_diretory>
set device_die_name <device-name>
device_initialization.tcl スクリプトの設定例を次の図に示します。
図 133. デバイスの初期化設定
注: Windows プラットフォームを使用している場合は、上のステップ 2 で示されている sof ファイルパスではなく、.sof ファイル名を使用します。

B. BER およびアイ測定テストの実行に向けたスクリプトの変更

トランシーバー・ツールキットのスクリプトの表を参照し、必要なモードに対するトランシーバー・ツールキット・スクリプトを選択します。
  1. デザインのモードに基づきスクリプトを選択し、任意のテキストエディターで開きます。
  2. スクリプトに次の変更を加えます。
    • 次に示すように、実行するテストを有効にするには 1 を設定します。
      ############### Tests to run: 0 = bypass, 1 = run ############### 
set run_ber_test 1
set run_eye_test 0
    • テストの変数を設定します。主に、次の 6 つの変数をスクリプトの link_test_parameters リストで変更する必要があります。
      • TX 論理チャネル (インデックス 0)
      • RX 論理チャネル (インデックス 1)
      • PRBS パターン (インデックス 2 および 3)
      • ループバック・モード (インデックス 4)
      • TX PMA および RX PMA の設定 (インデックス 5 から 11)
      • アイ測定の設定 (インデックス 12 から 15)
      注: 現在、トランシーバー・ツールキットは RX PMA の自動アダプテーション・モードのみをサポートしています。RX PMAの設定はデフォルト値のままにすることができます。
      例えば、TX チャネル 0 と RX チャネル 0 の間で BER テストを実行する場合、インデックス 0 とインデックス 1 の両方を値 0 に設定します。異なる物理チャネル位置の TX チャネルと RX チャネルをリンクすることもできます。例えば、TX チャネル 0 と RX チャネル 1 をリンクするには、インデックス 0 を値 0 に設定し、インデックス 1 を値 1 に設定します。異なる物理位置で TX チャネルと RX チャネルをリンクするには、ループバック・ ケーブルまたはボード上のカードを使用した外部ループバックがあることを確認します。次に、link_test_parameters の設定例を示します。
      ####################################################
###      Customize the test variable             ###
####################################################
# The list_test_parameters' indexing :
#   index 0 - TX Logical Channel
#   index 1 - RX Logical Channel
#   index 2 - TX PRBS Generator Pattern : 
#             PRBS7,PRBS9,PRBS10,PRBS13,PRBS15,PRBS23,PRBS28,
#              PRBS31,QPRBS13,PRBS13Q,PRBS31Q,SSPR,SSPR1,SSPRQ
#   index 3 - RX PRBS Checker Pattern : PRBS7,PRBS9,PRBS10,PRBS13,
#             PRBS15,PRBS23,PRBS28,PRBS31,QPRBS13,PRBS13Q,PRBS31Q,
#             SSPR,SSPR1,SSPRQ
#   index 4 - Loopback Mode : PMA TX to RX Buffer lbpk - "TX2RXBUF"
#                           ; PMA TX to RX parallel lpbk  - "TX2RXPAR" 
#                           ; PMA RX to TX parallel lpbk  - "RX2TXPAR"
#   index 5 - TX Pre-Tap 2  :  {0 to 7}  
#   index 6 - TX Pre-Tap 1  :  {0 to 15}  
#   index 7 - TX Main Tap   :  {0 to 46}    
#   index 8 - TX Post-Tap 1 :  {0 to 19}  
#   index 9 - RX High Freq VGA Gain  :  {0 to 127}  
#   index 10 - RX High Freq Boost  :  {0 to 63}  
#   index 11 - RX DFE Data Tap 1   :  {0 to 63}    
#   index 12 - Enabling the eye height test : Enable - "true"  ;
#                                             Disable - "false"
#   index 13 - Set the Bit Error Rate to measure Eye Height :
#              Min - 1.0E-1  Maximum - 1.0E-12 
#   index 14 - Enabling the eye width test :
#              Enable - "true"  ;  Disable - "false"
#   index 15 - Set the Bit Error Rate to measure Eye Width : 
#              Min - 1.0E-1 Maximum - 1.0E-12

set link_test_parameters {{0 0 "PRBS23" "PRBS23" "TX2RXBUF" "0" "0" "0" 
  "0" "0" "0" "0" "true"  "1.0E-4" "true" "1.0E-4"}
						  {1 1 "PRBS9"  "PRBS9"  "TX2RXBUF" "0" "0" "0"
  "0" "0" "0" "0" "true"  "1.0E-4" "true" "1.0E-4"}}
      注: 上の例では、2 つのリンクの設定についてのみ示しています。4 つのリンクに対してテストを実行する場合は、link_test_parameters リストにさらに 2 行を追加する必要があります。
    • チャネルの BER テストを停止する基準は、最大エラービットまたは BER テスト時間のいずれかに基づき設定する必要があります。次のコード例では、6 秒後に BER テストを停止し、2 秒ごとにリンクのステータスを表示する方法を示しています。max_error_bits は、リンクで発生するエラービットの最大数を示します。最大エラービット数に達すると、最大実行時間の 6 秒が経過していない場合でもテストは停止します。
      ############### Setup link run length ###########################
set max_error_bits 10 
set max_run_time_in_seconds 6
set checker_status_polling_interval_in_seconds 2

C. 自動スイープテストの実行に向けたスクリプトの変更

  1. デザインのモードに基づきスクリプトを選択し、任意のテキストエディターで開きます。
  2. スクリプトに次の変更を加えます。
    • テストの変数を TX および RX PMA スイープ範囲に設定します。主に、7 つの変数をこのスクリプトの link_test_parameters のリストで変更する必要があります。
      • TX 論理チャネル (インデックス 0)
      • RX 論理チャネル (インデックス 1)
      • PRBS パターン (インデックス 2 および 3)
      • ループバック・モード (インデックス 4)
      • 入力パラメーター (インデックス 5 から 11)
      • 出力メトリクス (インデックス 12 から 17)
      • BER テスト時間 (インデックス 18)
      例えば、出力メトリクスとして BER を追加するには、次のようにインデックス 12 を値 1 に設定します。
      ####################################################
###      Customize the test variable             ###
####################################################
# The list_test_parameters' indexing :
#   index 0 - TX Logical Channel
#   index 1 - RX Logical Channel
#   index 2 - TX PRBS Generator Pattern : PRBS7,PRBS9,PRBS10,PRBS13,
#             PRBS15,PRBS23,PRBS28,PRBS31,QPRBS13,PRBS13Q,PRBS31Q,
#             SSPR,SSPR1,SSPRQ
#   index 3 - RX PRBS Checker Pattern : PRBS7,PRBS9,PRBS10,PRBS13,
#             PRBS15,PRBS23,PRBS28,PRBS31,QPRBS13,PRBS13Q,PRBS31Q,
#             SSPR,SSPR1,SSPRQ
#   index 4 - Loopback Mode : PMA TX to RX Buffer lbpk - "TX2RXBUF"  
#                            ; PMA TX to RX parallel lpbk  - "TX2RXPAR" 
#                           ; PMA RX to TX parallel lpbk  - "RX2TXPAR"
#   index 5 - TX Pre-Tap 2  :  {0 to 7}  if you put like 0:5 it 
#             autosweeps the channel for each number start from 0 to 5
#   index 6 - TX Pre-Tap 1  :  {0 to 15}  
#   index 7 - TX Main Tap   :  {0 to 46}    0,1.5 0,5,6
#   index 8 - TX Post-Tap 1 :  {0 to 19}  
#   index 9 - RX High Freq VGA Gain  :  {0 to 127}  
#   index 10 - RX High Freq Boost  :  {0 to 63}  
#   index 11 - RX DFE Data Tap 1   :  {0 to 63}    
#   index 12 - Adding BER matric :  "1"  ;  Disable - "0"
#   index 13 - Adding total height measurement matric :
#              Enable - "1"  ;  Disable - "0"
#   index 14 - Adding eye width time matric :
#              Enable - "1"  ;  Disable - "0"
#   index 15 - Adding eye width UI matric : 
#              Enable - "1"  ;  Disable - "0"
#   index 16 - Extrapolarate Rate:
#              Min - 1E-1  ;  Max - 1E-12 
#   index 17 - Extrapolarate Width Rate: 
#              Min - 1E-1  ;  Max - 1E-12 
#   index 18 - BER test duration per case (seconds): Max 1E3

set link_test_parameters {{0 0 "PRBS23" "PRBS23" "TX2RXBUF" "0:0" 
"0:1" "0:1" "0:0" "0:0" "0:0" "0:0" "1" "0" "0" "0" "1e-4" "1e-4" "2" }
						  {1 1 "PRBS10" "PRBS10" "TX2RXBUF" "0:0" 
"0:1" "0:0" "0:0" "0:0" "0:0" "0:0" "1" "0" "0" "0" "1e-4" "1e-4" "2" }}
    • 自動スイープのテストデータは xml 形式で取得することができます。次に示すコマンドが自動スイープスクリプト内にあります。ファイル名と結果のディレクトリーは、独自のファイル名とディレクトリーに変更することができます。
      autosweep_get_data -outputfile <result-directory>/<file-name>.xml $autosweep_inst_id
レベル 2 の表題