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Ixiasoft
1. F タイルの概要
2. F タイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装
5. F タイル PMA/FEC Direct PHY デザインの実装
6. サポートされるツール
7. F タイル・トランシーバー・リンクのデバッグ
8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ
9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400G ハード IP と FHT を使用している 1 つの 200GbE-4 インターフェイスの実装
2.2.2.2. 400G ハード IP と FHT を使用している 1 つの 200GbE-2 インターフェイスの実装
2.2.2.3. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスの実装
2.2.2.4. 400G ハード IP と FGT を使用している 1 つの 100GbE-4 インターフェイスの実装
2.2.2.5. 200G ハード IP と FGT を使用している 1 つの 10GbE-1 インターフェイスの実装
2.2.2.6. 400G ハード IP と FHT を使用している 3 つの 25GbE-1 インターフェイスの実装
2.2.2.7. 400G ハード IP と FHT を使用している 1 つの 50GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.8. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.9. 400G ハード IP と FHT を使用している 2 つの 100GbE-1 インターフェイスと 1 つの 25GbE-1 インターフェイスの実装
2.2.2.10. 400G ハード IP と FHT を使用している 100GbE-1、100GbE-2、および 50GbE-1 インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン
3.3. IP のコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定
3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TX および RX のパラレルおよびシリアル・インターフェイス信号
3.4.2. TX および RX のリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FEC の信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMA のコントロール信号
3.4.7. RX PMA のステータス信号
3.4.8. TX/RX の PMA およびコア・インターフェイス FIFO の信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. F タイル PMA/FEC Direct PHY デザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP での RS-FEC Direct デザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP のインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. F タイル PMA/FEC Direct PHY デザインの IP の接続
5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション
5.8. F タイル・インターフェイスのプランニング
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3.4.3. リセット信号
信号名 | クロックドメイン | 方向 | 詳細 |
---|---|---|---|
tx_reset | 非同期 | 入力 | TX PMA および TX データパスの TX リセット入力。tx_reset_ack がアサートされるまでアサートしている必要があります。 |
rx_reset | 非同期 | 入力 | RX PMA および RX データパスの RX リセット入力。rx_reset_ack がアサートされるまでアサートしている必要があります。 |
tx_reset_ack | 非同期 | 出力 | TX が完全にリセットに入っていることを示すものです。この信号は tx_reset のアサート後にアサートされ、tx_reset がアサートされている限りアサートされた状態で保たれます。この信号は tx_reset のデアサートに続いてデアサートされ、tx_reset がデアサートされている限りデアサートされた状態で保たれます。 |
rx_reset_ack | 非同期 | 出力 | RX が完全にリセットに入っていることを示すものです。この信号は rx_reset のアサート後にアサートされ、rx_reset がアサートされている限りアサートされた状態で保たれます。この信号は rx_reset のデアサートに続いてデアサートされ、rx_reset がデアサートされている限りデアサートされた状態で保たれます。 |
tx_am_gen_start | 非同期 | 出力 | FEC を使用している場合に、アライメント・マーカーの送信を開始するタイミングを示します。この信号は、tx_am_gen_2x_ack がアサートされるとクリアされます。 |
tx_am_gen_2x_ack | 非同期 | 入力 | FEC を使用している場合に、tx_am_gen_start がアサートされてから少なくとも 2 つのアライメント・マーカーが送信されたことをリセット・シーケンサーに示します。この信号は、tx_am_gen_start がデアサートされた後にデアサートされます。 |
tx_ready | 非同期 | 出力 | ステータスポートで、TX PMA および TX データパスが正常にリセットされ、データ転送の準備ができていることを示します。 |
rx_ready | 非同期 | 出力 | RX デスキューが無効になっている場合: ステータスポートで、RX PMA および RX データパスが正常にリセットされ、データ転送の準備ができていることを示します。 RXデスキューが有効になっている場合: ステータスポートで、RX PMA および RX データパスが正常にリセットされ、RX デスキューが完了し、データ転送の準備ができていることを示します。
注: F タイルのリンク初期化時に、TX から送信されたデータパターンをスクランブルすることで、rx_ready をアサートする必要があります。0101 パターンなどの定数パターンを送信した場合は、rx_ready はアサートされず、リンクは初期化されません。
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