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2.4.3. システム PLL
F タイルには、オンボードのシステム PLL が 3 つあります。このシステム PLL は、ハード IP (MAC、PCS、および FEC) および EMIB クロッシングの一次クロックソースです。これは、システム PLL のクロックモードを使用している場合、ブロックは PMA クロックによって提供されるクロックを使用せず、FPGA コアからのクロックに依存しないことを意味します。各システム PLL では、1 つの周波数のインターフェイスに関連付けられているクロックのみを生成します。例えば、1GHz のインターフェイス 1 つと 500Mhz のインターフェイス 1 つを実行するには、2 つのシステム PLL が必要です。システム PLL を使用すると、レーンのクロック変更が隣接レーンに影響することなく、すべてのレーンを個別に使用することができます。
各システム PLL では、8 つの FGT リファレンス・クロックのいずれか 1 つを使用することができます。システム PLL では、リファレンス・クロックを共有したり、異なるリファレンス・クロックを使用したりすることができます。各インターフェイス (ハード IP) では使用するシステム PLL を選択できますが、一度選択すると固定され、ダイナミック・リコンフィグレーションを使用してリコンフィグレーションすることはできません。PMA Direct PHY IP でシステム PLL のクロックモードを使用している場合は、PMA Direct はデータが有効タイプのインターフェイスです。
3 つのシステム PLL を使用すると、例えば、1 つのシステム PLL を PCIe* に使用し、2 つをイーサネットおよび他のプロトコルに使用することができます。ただし、他にもユースケースはあり、3 つすべてをイーサネットおよび PMA Direct のデジタルブロック内のさまざまなインターフェイスに使用することもできます。システム PLL は 3 つしかないため、場合によっては、ラインレートが異なる複数のハード IP でシステム PLL を共有する必要があります。複数のハード IP でシステム PLL を共有する場合は、ラインレートが最も高いハード IP によってシステム PLL の周波数が決まります。より低いラインレートのハード IP はオーバークロックする必要があります。実際の拍子はクロックに基づいています。詳細は、データパスのクロック拍を参照してください。
次の表は、4 つのインターフェイスでシステム PLL を共有している例を示しています。
- システム PLL は、50GbE データパス・インターフェイス (4 つのすべてのインターフェイスの中で最も高いラインレート) にネイティブです。
- 低いラインレートの 3 つのデータパス・インターフェイスはオーバークロックされます。また、カスタム拍が必要です。
デザイン | ラインレート (Gbps) | PMA 幅 | PMA クロック周波数 (MHz): ラインレート ÷ PMA 幅 | システム PLL の周波数 (MHz) | システム PLL の出力からコアへの周波数 (MHz) | データパスのクロック周波数 |
---|---|---|---|---|---|---|
50GbE | 53.125 | 64 | 830.08 | 830.08 | 415.04 | PMA クロック周波数と同じ |
25GbE | 25.78125 | 32 | 805.67 | 830.08 | 415.04 | PMA クロック周波数にオーバークロック |
24G CPRI | 24.33024 | 32 | 760.32 | 830.08 | 415.04 | PMA クロック周波数にオーバークロック |
9.8G CPRI | 9.8304 | 20 | 491.52 | 830.08 | 415.04 | PMA クロック周波数にオーバークロック |
F-Tile Clocking Tool を使用し、IP とタイルの設定がデータパスのクロックモードに与える影響を視覚化します。最初に、ツールの Introduction タブを確認してください。