このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。
1. F タイルの概要
2. F タイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装
5. F タイル PMA/FEC Direct PHY デザインの実装
6. サポートされるツール
7. F タイル・トランシーバー・リンクのデバッグ
8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ
9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400G ハード IP と FHT を使用している 1 つの 200GbE-4 インターフェイスの実装
2.2.2.2. 400G ハード IP と FHT を使用している 1 つの 200GbE-2 インターフェイスの実装
2.2.2.3. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスの実装
2.2.2.4. 400G ハード IP と FGT を使用している 1 つの 100GbE-4 インターフェイスの実装
2.2.2.5. 200G ハード IP と FGT を使用している 1 つの 10GbE-1 インターフェイスの実装
2.2.2.6. 400G ハード IP と FHT を使用している 3 つの 25GbE-1 インターフェイスの実装
2.2.2.7. 400G ハード IP と FHT を使用している 1 つの 50GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.8. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.9. 400G ハード IP と FHT を使用している 2 つの 100GbE-1 インターフェイスと 1 つの 25GbE-1 インターフェイスの実装
2.2.2.10. 400G ハード IP と FHT を使用している 100GbE-1、100GbE-2、および 50GbE-1 インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン
3.3. IP のコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定
3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TX および RX のパラレルおよびシリアル・インターフェイス信号
3.4.2. TX および RX のリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FEC の信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMA のコントロール信号
3.4.7. RX PMA のステータス信号
3.4.8. TX/RX の PMA およびコア・インターフェイス FIFO の信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. F タイル PMA/FEC Direct PHY デザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP での RS-FEC Direct デザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP のインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. F タイル PMA/FEC Direct PHY デザインの IP の接続
5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション
5.8. F タイル・インターフェイスのプランニング
3.11.5. レーンのオフセットアドレス
FHT PMA
レーンのオフセットアドレス情報は、FHT PMA Register Map および FGT PMA Register Map の各レーンのオフセットです。
次の表は、FHT PMA のレーン番号とオフセットアドレスのマッピングを示しています。ワードアドレスは byte address/4 です。
| レーン番号 | レーンのベース・オフセット・アドレス (バイトアドレス) |
|---|---|
| 0 | 0x40000 |
| 1 | 0x48000 |
| 2 | 0x50000 |
| 3 | 0x58000 |
例えば、RX ループバックと極性反転を制御する場合は、レジスター・マップ・ファイルのレーン 0 (0x45800) の SERDES_LANE_LANE_CTRL_LANE_RX_CTRL レジスターを参照し、レーンが増えるたびに 0x8000h を追加します。詳細は次のとおりです。
- レーン 0 → 0x45800
- レーン 1 → 0x4D800
- レーン 2 → 0x55800
- レーン 3 → 0x5D800
FGT PMA
次の表は、クアッド内の各レーンの FGT PMA オフセットアドレスを示しています。ワードアドレスは byte address/4 です。
| レーン番号 | レーンのベース・オフセット・アドレス (バイトアドレス) |
|---|---|
| 0 | 0x40000 |
| 1 | 0x48000 |
| 2 | 0x50000 |
| 3 | 0x58000 |
例えば、クアッド内の FGT PMA レーンの TX イコライザー係数の設定を更新する場合は、レジスター・マップ・ファイルのレーン 0 (0x47830) の SRDS_IP_IF_TX1 レジスターを参照し、レーンが増えるたびに 0x8000h を追加します。詳細は次のとおりです。
- レーン 0 → 0x47830
- レーン 1 → 0x4F830
- レーン 2 → 0x57830
- レーン 3 → 0x5F830
注: レーン 1、レーン 2、およびレーン 3 の情報を読み出す際の 0x8000h のインクリメント方法は、0xFFFFC レジスターには適用されません。詳細は、 F-Tile PMA/FEC Direct PHY Intel® FPGA IP Register Map を参照してください。
注: デザインに FGT PMA レーンが 5 つ以上あり、複数の FGT クアッドに広がる場合は、コンフィグレーション・レジスターへのアクセスを参照してください。