F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド

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ID 683872
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. F タイルの概要 2. F タイルのアーキテクチャー 3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装 4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装 5. F タイル PMA/FEC Direct PHY デザインの実装 6. サポートされるツール 7. F タイル・トランシーバー・リンクのデバッグ 8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ 9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴 A. 付録
2. F タイルのアーキテクチャー x
2.1. F タイルのビルディング・ブロック 2.2. F タイルの配置規則 2.3. PMA のアーキテクチャー 2.4. クロックのアーキテクチャー
2.1. F タイルのビルディング・ブロック x
2.1.1. FHT PMA と FGT PMA 2.1.2. 400G ハード IP および 200G ハード IP 2.1.3. PMA のデータレート 2.1.4. FEC のアーキテクチャー 2.1.5. PCIe* ハードIP 2.1.6. ボンディング・アーキテクチャー 2.1.7. デスキューロジック 2.1.8. 組み込みマルチダイ相互接続ブリッジ (EMIB) 2.1.9. イーサネット向け IEEE 1588 高精度時間プロトコル 2.1.10. クロック・ネットワーク 2.1.11. リコンフィグレーション・インターフェイス
2.2. F タイルの配置規則 x
2.2.1. PMA とフラクチャー間のマッピング 2.2.2. PMA とマッピングするフラクチャーの決定 2.2.3. ハード IP の配置規則 2.2.4. IEEE 1588 高精度時間プロトコルの配置規則 2.2.5. トポロジー 2.2.6. FEC の配置規則 2.2.7. クロックの規則と制約 2.2.8. ボンディングの配置規則 2.2.9. 未使用 PMA レーンの保持
2.2.1. PMA とフラクチャー間のマッピング x
2.2.1.1. FHT PMA と 400G ハード IP フラクチャーのマッピング 2.2.1.2. FGT PMA と 400G ハード IP フラクチャーのマッピング 2.2.1.3. FGT PMA と 200G ハード IP フラクチャーのマッピング
2.2.2. PMA とマッピングするフラクチャーの決定 x
2.2.2.1. 400G ハード IP と FHT を使用している 1 つの 200GbE-4 インターフェイスの実装 2.2.2.2. 400G ハード IP と FHT を使用している 1 つの 200GbE-2 インターフェイスの実装 2.2.2.3. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスの実装 2.2.2.4. 400G ハード IP と FGT を使用している 1 つの 100GbE-4 インターフェイスの実装 2.2.2.5. 200G ハード IP と FGT を使用している 1 つの 10GbE-1 インターフェイスの実装 2.2.2.6. 400G ハード IP と FHT を使用している 3 つの 25GbE-1 インターフェイスの実装 2.2.2.7. 400G ハード IP と FHT を使用している 1 つの 50GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装 2.2.2.8. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装 2.2.2.9. 400G ハード IP と FHT を使用している 2 つの 100GbE-1 インターフェイスと 1 つの 25GbE-1 インターフェイスの実装 2.2.2.10. 400G ハード IP と FHT を使用している 100GbE-1、100GbE-2、および 50GbE-1 インターフェイスの実装
2.2.5. トポロジー x
2.2.5.1. トポロジー 5: 400G ハード IP (FHT) + 200G ハード IP (FGT) の場合の例 2.2.5.2. トポロジー 6a: 混合トランシーバー・モードの 400G ハード IP 例 2.2.5.3. トポロジー 14: 1x PCIe x4 + 400G ハード IP (FGT)、PTP 使用 の場合の例
2.2.8. ボンディングの配置規則 x
2.2.8.1. 結合レーンのユースケース 1 2.2.8.2. 結合レーンのユースケース 2
2.3. PMA のアーキテクチャー x
2.3.1. FHT PMA のアーキテクチャー 2.3.2. FGT PMA のアーキテクチャー
2.3.1. FHT PMA のアーキテクチャー x
2.3.1.1. FHT トランスミッター PMA のアーキテクチャー 2.3.1.2. FHT レシーバー PMA のアーキテクチャー 2.3.1.3. FHT PMA のループバック・モード
2.3.1.1. FHT トランスミッター PMA のアーキテクチャー x
2.3.1.1.1. FHT トランスミッターのバッファーとフェーズ・ジェネレーター 2.3.1.1.2. FHT のシリアライザー 2.3.1.1.3. FHT のグレイコーダーとプリコーダー 2.3.1.1.4. FHT のデータ・パターン・ジェネレーターとベリファイアー
2.3.1.2. FHT レシーバー PMA のアーキテクチャー x
2.3.1.2.1. FHT レシーバーのバッファーとイコライザー 2.3.1.2.2. CDR ブロック 2.3.1.2.3. FHT のデシリアライザー
2.3.2. FGT PMA のアーキテクチャー x
2.3.2.1. FGT トランスミッター PMA のアーキテクチャー 2.3.2.2. FGT レシーバー PMA のアーキテクチャー 2.3.2.3. FGT PMA のチューニング 2.3.2.4. FGT PMA のループバック・モード
2.3.2.1. FGT トランスミッター PMA のアーキテクチャー x
2.3.2.1.1. FGT トランスミッターのバッファーとフェーズ・ジェネレーター 2.3.2.1.2. FGT のシリアライザー 2.3.2.1.3. FGT のグレイコーダーとプリコーダー 2.3.2.1.4. FGT のデータ・パターン・ジェネレーターとベリファイアー
2.3.2.2. FGT レシーバー PMA のアーキテクチャー x
2.3.2.2.1. FGT レシーバーのバッファーとイコライザー 2.3.2.2.2. 制御ユニット 2.3.2.2.3. FGT のデシリアライザー
2.4. クロックのアーキテクチャー x
2.4.1. リファレンス・クロック・ネットワーク 2.4.2. データパスのクロック・ネットワーク 2.4.3. システム PLL 2.4.4. データパスのクロック拍
2.4.1. リファレンス・クロック・ネットワーク x
2.4.1.1. FHT のリファレンス・クロック・ネットワーク 2.4.1.2. FGT とシステム PLL のリファレンス・クロック・ネットワーク 2.4.1.3. FGT 一次 PLL のコンフィグレーション
2.4.1.2. FGT とシステム PLL のリファレンス・クロック・ネットワーク x
2.4.1.2.1. FGT リファレンス・クロック・レシーバーのアナログ・フロント・エンド
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装 x
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要 3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン 3.3. IP のコンフィグレーション 3.4. 信号とポートのリファレンス 3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング 3.6. クロック 3.7. カスタム拍生成ポートとロジック 3.8. リセットのアサート 3.9. ボンディングの実装 3.10. 独立したポートのコンフィグレーション 3.11. コンフィグレーション・レジスター 3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定 3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション 3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要 x
3.1.1. PMA Direct でサポートされるモード 3.1.2. FEC Direct でサポートされるモード 3.1.3. サポートされない PMA/FEC モード
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン x
3.2.1. IP のプリセット・パラメーターの設定
3.3. IP のコンフィグレーション x
3.3.1. データパスのオプション (全般と共通) 3.3.2. TX データパスのオプション 3.3.3. RX データパスのオプション 3.3.4. RS-FEC (リードソロモン前方誤り訂正) のオプション 3.3.5. Avalon® メモリーマップド・インターフェイスのオプション 3.3.6. レジスターマップの IP-XACT サポート 3.3.7. デザイン例の生成
3.3.1. データパスのオプション (全般と共通) x
3.3.1.1. SATA および USB モードにおける FGT PMA のコンフィグレーション規則
3.3.2. TX データパスのオプション x
3.3.2.1. TX PMA インターフェイスのパラメーター
3.3.3. RX データパスのオプション x
3.3.3.1. RX FGT PMA インターフェイスのオプション
3.4. 信号とポートのリファレンス x
3.4.1. TX および RX のパラレルおよびシリアル・インターフェイス信号 3.4.2. TX および RX のリファレンス・クロックとクロック出力インターフェイス信号 3.4.3. リセット信号 3.4.4. RS-FEC の信号 3.4.5. カスタム拍のコントロールおよびステータス信号 3.4.6. TX PMA のコントロール信号 3.4.7. RX PMA のステータス信号 3.4.8. TX/RX の PMA およびコア・インターフェイス FIFO の信号 3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号 3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号 x
3.4.10.1. データパス・メモリーマップド Avalon® インターフェイスの数と各インターフェイスの追加アドレスビット
3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング x
3.5.1. パラレルデータのマッピング情報 3.5.2. さまざまなコンフィグレーションにおける TX および RX のパラレル・データ・マッピング情報 3.5.3. TX パラレルデータ例: PMA幅 = 8、10、16、20、32 (X=1) 3.5.4. TX パラレルデータ例: PMA 幅 = 64 (X=2) 3.5.5. TX パラレルデータ例: FEC Direct モード、PMA 幅 = 64 (X=2)
3.5.2. さまざまなコンフィグレーションにおける TX および RX のパラレル・データ・マッピング情報 x
3.5.2.1. SATA および USB プロトコルモードのさまざまなコンフィグレーションにおける TX パラレル・データ・マッピング情報
3.6. クロック x
3.6.1. クロックポート 3.6.2. 推奨される tx/rx_coreclkin の接続と tx/rx_clkout2 のソース 3.6.3. tx/rx_coreclkin、tx/rx_clkout、tx/rx_clkout2 のポート幅と推奨接続 3.6.4. FGT PMA のフラクショナル・モード
3.7. カスタム拍生成ポートとロジック x
3.7.1. tx_cadence_slow_clk_locked ポートのイネーブル 3.7.2. レートマッチ FIFO
3.8. リセットのアサート x
3.8.1. リセット信号の要件 3.8.2. パワー・オン・リセットの要件 3.8.3. リセット信号 - ブロックレベル 3.8.4. リセット信号 - 詳細 3.8.5. ステータス信号 - 詳細 3.8.6. ランタイムのリセットシーケンス - TX 3.8.7. ランタイムのリセットシーケンス - RX 3.8.8. ランタイムのリセットシーケンス - TX + RX 3.8.9. ランタイムのリセットシーケンス - TX (FEC 使用)
3.8.8. ランタイムのリセットシーケンス - TX + RX x
3.8.8.1. ランタイムのリセットシーケンスに必要な時間の概算
3.11. コンフィグレーション・レジスター x
3.11.1. PMA および FEC Direct PHY ソフト CSR のレジスターマップ 3.11.2. FHT PMA のレジスターマップ 3.11.3. FGT PMA のレジスターマップ 3.11.4. FEC のレジスターマップ 3.11.5. レーンのオフセットアドレス 3.11.6. コンフィグレーション・レジスターへのアクセス
3.11.6. コンフィグレーション・レジスターへのアクセス x
3.11.6.1. PMA および FEC Direct PHY ソフト CSR レジスターへのアクセス 3.11.6.2. FHT PMA レジスターへのアクセス 3.11.6.3. FGT PMA レジスターへのアクセス
3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定 x
3.12.1. FHT PMA の設定 3.12.2. FGT PMA の設定
3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション x
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP 内のデバッグ・エンドポイント・インターフェイスを使用 3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IP を使用
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP 内のデバッグ・エンドポイント・インターフェイスを使用 x
3.13.1.1. デバッグ・エンドポイント Avalon® インターフェイスの RTL 接続例
3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IP を使用 x
3.13.2.1. JTAG to Avalon® Master Bridge Intel IP の RTL 接続例
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション x
3.14.1. FHT PMA 3.14.2. FGT PMA
3.14.1. FHT PMA x
3.14.1.1. ループバックのイネーブル 3.14.1.2. PRBS ジェネレーターとベリファイアーのイネーブル 3.14.1.3. TX イコライザーの設定 3.14.1.4. TX のエラー挿入 3.14.1.5. RX の再コンバージェンス 3.14.1.6. 未使用レーンの保持
3.14.2. FGT PMA x
3.14.2.1. 直接レジスター方式 3.14.2.2. FGT 属性アクセス方式
3.14.2.1. 直接レジスター方式 x
3.14.2.1.1. 直接レジスター方式の例
3.14.2.2. FGT 属性アクセス方式 x
3.14.2.2.1. FGT 属性アクセス方式の例 1 3.14.2.2.2. FGT 属性アクセス方式の例 2 3.14.2.2.3. FGT 属性アクセス方式の例 3
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装 x
4.1. IP のパラメーター 4.2. IP のポートリスト 4.3. システム PLL のモード - システム PLL のリファレンス・クロックと出力周波数 4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP 使用時のガイドライン 4.5. デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン
4.5. デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン x
4.5.1. システム PLL リファレンス・クロックについてのガイドライン 4.5.2. FGT リファレンス・クロックについてのガイドライン
5. F タイル PMA/FEC Direct PHY デザインの実装 x
5.1. F タイル PMA/FEC Direct PHY デザインの実装 5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化 5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP での RS-FEC Direct デザインの実装 5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP のインスタンス化 5.5. カスタム拍生成ポートとロジックのイネーブル 5.6. F タイル PMA/FEC Direct PHY デザインの IP の接続 5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション 5.8. F タイル・インターフェイスのプランニング
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化 x
5.2.1. データパスのオプション (全般と共通) の設定 5.2.2. TX データパスオプションの設定 5.2.3. RX データパスオプションの設定
5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション x
5.7.1. シミュレーションにおける PAM4 エンコーディング・スキーム
5.8. F タイル・インターフェイスのプランニング x
5.8.1. F タイル・インターフェイス・プランナー使用例
6. サポートされるツール x
6.1. F-Tile Channel Placement Tool 6.2. F-Tile PMA and FEC Direct Port Mapping Calculator 6.3. F-Tile Clocking and Datapath Tool 6.4. F-Tile TX Equalizer Tool
7. F タイル・トランシーバー・リンクのデバッグ x
7.1. F タイル・トランシーバー・ツールキットの GUI 7.2. F タイル・トランシーバー・デバッグ・フローの手順 7.3. トランシーバー・ツールキットのパラメーター設定 7.4. 一般的なエラーのトラブルシューティング 7.5. トランシーバー・ツールキットのスクリプト
7.1. F タイル・トランシーバー・ツールキットの GUI x
7.1.1. Collection ビュー
7.2. F タイル・トランシーバー・デバッグ・フローの手順 x
7.2.1. F タイル・トランシーバーのデバッグを可能にするデザイン変更 7.2.2. インテル FPGA へのデザインのプログラミング 7.2.3. トランシーバー・ツールキットにデザインをロード 7.2.4. トランシーバー・リンクの作成 7.2.5. BER テストの実行 7.2.6. アイビューアーでのテストの実行 7.2.7. リンク最適化テストの実施
7.5. トランシーバー・ツールキットのスクリプト x
7.5.1. サポートされるトランシーバー・ツールキットのスクリプト 7.5.2. スクリプトの変更 7.5.3. スクリプトの実行 7.5.4. Tcl コンソールにおける結果の例
A. 付録 x
A.1. F タイルの製造リビジョンとファームウェアの OPN
1. F タイルの概要
2. F タイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装
5. F タイル PMA/FEC Direct PHY デザインの実装
6. サポートされるツール
7. F タイル・トランシーバー・リンクのデバッグ
8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ
9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴
A. 付録

3.5.2. さまざまなコンフィグレーションにおける TX および RX のパラレル・データ・マッピング情報

次の表は、さまざまなコンフィグレーションにおける TX および RX のパラレルデータのマッピング情報を示しています。これには、PMA および FEC モードにおける PHY TX および RX データパスのビットマッピングで示されている計算式を使用しています。完全な変数の定義については、ポートおよび信号のリファレンスにおいてインターフェイス接続するポートのビットを定義する変数を参照してください。

表 60.  TX および RX のパラレル・データ・マッピング情報 (PMA レーン、N = 1)表に関する注意
  1. 未使用のビットについては、信号を「0」または「1」に結び付ける、もしくは未接続のままにすることができます。
  2. コア・インターフェイス FIFO の TX 書き込みイネーブルおよび RX データ有効信号は、PMA クロックモードを使用し、コア FIFO がエラスティック・モードの場合にのみ有効です。
  3. TX および RX の PMA インターフェイス・データ有効信号は、システム PLL クロックモードを使用している場合にのみ有効です。
PMA のコンフィグレーション ビット TX パラレルデータ RX パラレルデータ

FGT

PMA 幅 = 8、10、16、20、32

単一幅

(1 PMA レーン [N=1]、PMA 幅 ≤ 32)

FHT

PMA 幅 = 32

単一幅

 79 エラスティック・モードの TX コア FIFO の書き込みイネーブル エラスティック・モードの RX コア FIFO のデータ有効
38 TX PMA インターフェイスのデータ有効 RX PMA インターフェイスのデータ有効
[D-1]:0 TX データ RX データ

FGT

PMA 幅 = 8、10、16、20、32

倍幅

(1 PMA レーン [N=1]、PMA 幅 ≤ 32)

FHT

PMA 幅 = 32

倍幅

 79 エラスティック・モードの TX コア FIFO の書き込みイネーブル エラスティック・モードの RX コア FIFO のデータ有効
[D -1 + 40]:40 TX データ (上位データビット) RX データ (上位データビット)
38 TX PMA インターフェイスのデータ有効 RX PMA インターフェイスのデータ有効
[D -1]:0 TX データ (下位データビット) RX データ (下位データビット)

FGT/FHT

PMA 幅 = 64

倍幅

(1 PMA レーン [N=1]、PMA 幅 = 64)

2 番目のストリーム

 159 エラスティック・モードの TX コア FIFO の書き込みイネーブル エラスティック・モードの RX コア FIFO のデータ有効
158   RX デスキュー
151:120 TX データ (上位データビット) RX データ (上位データビット)
118 TX PMA インターフェイスのデータ有効 RX PMA インターフェイスのデータ有効
111:80 TX データ (下位データビット) RX データ (下位データビット)
最初のストリーム 79 エラスティック・モードの TX コア FIFO の書き込みイネーブル エラスティック・モードの RX コア FIFO のデータ有効
78   RX デスキュー
71:40 TX データ (上位データビット) RX データ (上位データビット)
38 TX PMA インターフェイスのデータ有効 RX PMA インターフェイスのデータ有効
31:0 TX データ (下位データビット) RX データ (下位データビット)

FHT

PMA 幅 = 128

倍幅

(1 PMA レーン [ N =1]、 PMA 幅 = 128 )

4 番目のストリーム

 319 エラスティック・モードの TX コア FIFO の書き込みイネーブル エラスティック・モードの RX コア FIFO のデータ有効
318   RX デスキュー
311:280 TX データ (上位データビット) RX データ (上位データビット)
278 TX PMA インターフェイスのデータ有効 RX PMA インターフェイスのデータ有効
271:240 TX データ (下位データビット) RX データ (下位データビット)
3 番目のストリーム 239 エラスティック・モードの TX コア FIFO の書き込みイネーブル エラスティック・モードの RX コア FIFO のデータ有効
238   RX デスキュー
231:200 TX データ (上位データビット) RX データ (上位データビット)
198 TX PMA インターフェイスのデータ有効 RX PMA インターフェイスのデータ有効
191:160 TX データ (下位データビット) RX データ (下位データビット)
2 番目のストリーム 159 エラスティック・モードの TX コア FIFO の書き込みイネーブル エラスティック・モードの RX コア FIFO のデータ有効
158   RX デスキュー
151:120 TX データ (上位データビット) RX データ (上位データビット)
118 TX PMA インターフェイスのデータ有効 RX PMA インターフェイスのデータ有効
111:80 TX データ (下位データビット) RX データ (下位データビット)
最初のストリーム 79 エラスティック・モードの TX コア FIFO の書き込みイネーブル エラスティック・モードの RX コア FIFO のデータ有効
78   RX デスキュー
71:40 TX データ (上位データビット) RX データ (上位データビット)
38 TX PMA インターフェイスのデータ有効 RX PMA インターフェイスのデータ有効
31:0 TX データ (下位データビット)

RX データ (下位データビット)

表 61.  TX および RX のパラレル・データ・マッピング情報 (PMA レーン数 N = 1)
PMA のコンフィグレーション ビット TX パラレルデータ RX パラレルデータ

FEC

FGT/FHT

1 PMA レーン (N) = 1

合計ストリーム = 1

PMA 幅 = 32

最初のストリーム

 77 アライメント・マーカー -
72:40 TX データ (上位 33 ビット) RX データ (上位 33 ビット)
38 TX PMA インターフェイスのデータ有効ビット RX PMA インターフェイスのデータ有効ビット
37 アライメント・マーカー アライメント・マーカー
32:2 TX データ (下位 31 ビット) RX データ (下位 31 ビット)
1:0 同期ヘッド 同期ヘッド

FEC

FGT/FHT

1 PMA レーン (N) = 1

合計ストリーム = 2

PMA 幅 = 64

2 番目のストリーム

158 - RX デスキュービット
157 アライメント・マーカー -
152:120 TX データ (上位 33 ビット) RX データ (上位 33 ビット)
118 TX PMA インターフェイスのデータ有効ビット -
117 アライメント・マーカー -
112:82 TX データ (下位 31 ビット) RX データ (下位 31 ビット)
81:80 同期ヘッド 同期ヘッド

最初のストリーム

 78 - RX デスキュービット
77 アライメント・マーカー -
72:40 TX データ (上位 33 ビット) RX データ (上位 33 ビット)
38 TX PMA インターフェイスのデータ有効ビット RX PMA インターフェイスのデータ有効ビット
37 アライメント・マーカー アライメント・マーカー
32:2 TX データ (下位 31 ビット) RX データ (下位 31 ビット)
1:0 同期ヘッド 同期ヘッド

FEC

FHT

1 PMA レーン (N) = 1

合計ストリーム = 4

PMA 幅 = 128

4 番目のストリーム

318 - RX デスキュービット
317 アライメント・マーカー -
312:280 TX データ (上位 33 ビット) RX データ (上位 33 ビット)
278 TX PMA インターフェイスのデータ有効ビット -
277 アライメント・マーカー -
272:242 TX データ (下位 31 ビット) RX データ (下位 31 ビット)
241:240 同期ヘッド 同期ヘッド

3 番目のストリーム

 238 - RX デスキュービット
237 アライメント・マーカー -
232:200 TX データ (上位 33 ビット) RX データ (上位 33 ビット)
198 TX PMA インターフェイスのデータ有効ビット -
197 アライメント・マーカー -
192:162 TX データ (下位 31 ビット) RX データ (下位 31 ビット)
161:160 同期ヘッド 同期ヘッド

2 番目のストリーム

 158   RX デスキュービット
157 アライメント・マーカー -
152:120 TX データ (上位 33 ビット) RX データ (上位 33 ビット)
118 TX PMA インターフェイスのデータ有効ビット -
117 アライメント・マーカー -
112:82 TX データ (下位 31 ビット) RX データ (下位 31 ビット)
81:80 同期ヘッド 同期ヘッド

最初のストリーム

 78 - RX デスキュービット
77 アライメント・マーカー -
72:40 TX データ (上位 33 ビット) RX データ (上位 33 ビット)
38 TX PMA インターフェイスのデータ有効ビット RX PMA インターフェイスのデータ有効ビット
37 アライメント・マーカー アライメント・マーカー
32:2 TX データ (下位 31 ビット) RX データ (下位 31 ビット)
1:0 同期ヘッド 同期ヘッド

セクションの内容
SATA および USB プロトコルモードのさまざまなコンフィグレーションにおける TX パラレル・データ・マッピング情報

レベル 2 の表題