インテルのみ表示可能 — GUID: cie1602522795047
Ixiasoft
インテルのみ表示可能 — GUID: cie1602522795047
Ixiasoft
2.1.5. PCIe* ハードIP
F タイルの PCIe* ハード IP は、4 つの PCIe* コアで構成されています。この 4 つの PCIe* コアは、1 つの x16 (core_0)、1 つの x8 (core_1)、および 2 つの x4 (core_2、core_3) になります。これは、一連のポート分岐マルチプレクサーで構成され、 PCI Express* (PIPE) レーン・インターフェイスの 4 つのコントローラー PHY インターフェイスを 16 の共有 FGT レーンに再マッピングします。core_0 は、x16、x8、および x4 のコンフィグレーションをサポートするようにコンフィグレーションすることができます。core_1 は、x8 および x4 のコンフィグレーションをサポートするようにコンフィグレーションすることができます。core_2 および core_3 は、x4 のコンフィグレーションのみをサポートします。
コンフィグレーション | インターフェイス・タイプ |
---|---|
1x PCIe* x16 | ルートポートまたはエンドポイントとアップストリームまたはダウンストリームのポート |
2x PCIe* x8 | エンドポイントのみ アップストリーム/アップストリーム・ポート ダウンストリーム/ダウンストリーム・ポート エンドポイント/アップストリーム・ポート アップストリーム/ダウンストリーム・ポート |
1x PCIe* x8 | ルートポートまたはエンドポイント |
4x PCIe* x4 | ルートポートのみ、およびアップストリームまたはダウンストリームのポート |
2x PCIe* x4 | ルートポートのみ |
1x PCIe* x4 | エンドポイントのみ |
モード | トランザクション・レイヤー | データ・リンク・レイヤー | PHY レイヤー |
---|---|---|---|
フルハード IP | あり | あり | あり |
トランザクション・レイヤー・パケット (TLP) のバイパス | あり (Lite) | あり | あり |