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1. F タイルの概要
2. F タイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IP の実装
5. F タイル PMA/FEC Direct PHY デザインの実装
6. サポートされるツール
7. F タイル・トランシーバー・リンクのデバッグ
8. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド・アーカイブ
9. F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400G ハード IP と FHT を使用している 1 つの 200GbE-4 インターフェイスの実装
2.2.2.2. 400G ハード IP と FHT を使用している 1 つの 200GbE-2 インターフェイスの実装
2.2.2.3. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスの実装
2.2.2.4. 400G ハード IP と FGT を使用している 1 つの 100GbE-4 インターフェイスの実装
2.2.2.5. 200G ハード IP と FGT を使用している 1 つの 10GbE-1 インターフェイスの実装
2.2.2.6. 400G ハード IP と FHT を使用している 3 つの 25GbE-1 インターフェイスの実装
2.2.2.7. 400G ハード IP と FHT を使用している 1 つの 50GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.8. 400G ハード IP と FHT を使用している 1 つの 100GbE-1 インターフェイスと 2 つの 25GbE-1 インターフェイスの実装
2.2.2.9. 400G ハード IP と FHT を使用している 2 つの 100GbE-1 インターフェイスと 1 つの 25GbE-1 インターフェイスの実装
2.2.2.10. 400G ハード IP と FHT を使用している 100GbE-1、100GbE-2、および 50GbE-1 インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP の概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP を使用するデザイン
3.3. IP のコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMA および FEC モードにおける PHY TX および RX データパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な インテル® Quartus® Prime 開発ソフトウェアの設定
3.13. ハードウェア・テストに向けた F-Tile PMA/FEC Direct PHY Intel® FPGA IP のコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TX および RX のパラレルおよびシリアル・インターフェイス信号
3.4.2. TX および RX のリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FEC の信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMA のコントロール信号
3.4.7. RX PMA のステータス信号
3.4.8. TX/RX の PMA およびコア・インターフェイス FIFO の信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. F タイル PMA/FEC Direct PHY デザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IP のインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IP での RS-FEC Direct デザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP のインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. F タイル PMA/FEC Direct PHY デザインの IP の接続
5.7. F タイル PMA/FEC Direct PHY デザインのシミュレーション
5.8. F タイル・インターフェイスのプランニング
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2.2.7. クロックの規則と制約
- F-Tile Reference and System PLL Clocks Intel® FPGA IP で Refclk #i is available at and after device configuration パラメーターを有効にしている場合、FPGA のコンフィグレーションには、安定して動作するリファレンス・クロックがシステム PLL および FGT PMA に必要です。詳細は、 デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン を参照してください。
注: リファレンス・クロックが安定している場合は、リファレンス・クロックが Intel Agilex® 7 FPGAs and SoCs Device Data Sheet: F-Series and I-Series で示されている仕様を満たしていることを意味します。
- FHT PMA レーンのパフォーマンス低下を防ぐには、安定して動作するリファレンス・クロックを FHT PMA に提供し、FPGA をコンフィグレーションする必要があります。
- リファレンス・クロックは、接続しているハード IP のリセットを解除する前に起動し、安定している必要があります。
- システム PLL のリファレンス・クロックは、起動後に安定している必要があります。このリファレンス・クロックは、デバイスの動作時に常に提供されている必要があり、切断しないようにします。これを満たすことができない場合は、デバイスをリコンフィグレーションする必要があります。
注: システム PLL リファレンス・クロックを一時的に喪失すると、最初のデバイス・リコンフィグレーションを試みた際に失敗することがあります。これが発生した場合は、2 回目の FPGA リコンフィグレーションを試みてください。
- FHT PMA を駆動するリファレンス・クロックは、起動後に安定している必要があります。このリファレンス・クロックは、動作時に常に提供されている必要があり、周波数を変更したり、切断したりしないようにします。これを満たすことができない場合は、デバイスをリコンフィグレーションする必要があります。
- 2 つの隣接する FHT レーンのボーレートまたはライン周波数は、完全に同じである (同じリファレンス・クロックで駆動され、同じリファレンス・クロックに同期しているトランスミッター・ファミリーから信号を受信している)、もしくは、少なくとも 2,000ppm 離れている必要があります。これは、レーン間の相互作用をなくすためです。
- 同じ FEC コアに配置されている各ハード IP インスタンス (例えば、FEC を備える 25GbE、FEC を備える CPRI 24G、および 50GbE FEC Direct など) では、同じシステム PLL を使用する必要があります。
- IEEE 1588 高精度時間プロトコルを実行する各イーサネット・ハード IP インスタンスでは、同じシステム PLL を使用する必要があります。
- 同じインターフェイスの一部を構成するレーン (例えば、400GbE の 8 レーンなど) ではすべて、同じシステム PLL を使用する必要があります。
- TX シンプレックスと RX シンプレックスでは、双方が PMA Direct の PMA クロックモードを使用していない限り、同じシステム PLL を使用する必要があります。
- システム PLL は動的にリコンフィグレーションしないでください。さらに、システム PLL の入力および出力クロック周波数を動的にリコンフィグレーションしないでください。これに違反する場合は、デバイスをリコンフィグレーションする必要があります。
- ダイナミック・リコンフィグレーション・グループに割り当てられているすべてのハード IP では、同じシステム PLL を使用する必要があります。
- 29Gbps から 32Gbps の NRZ データレートには、システム PLL のクロックモードを使用する必要があります。