インテルのみ表示可能 — GUID: mwh1409959575561
Ixiasoft
1.4.1.1. 同期メモリーブロックの使用
1.4.1.2. サポートされないリセットおよびコントロール条件の回避
1.4.1.3. Read-During-Write動作の確認
1.4.1.4. RAMの推論と実装の制御
1.4.1.5. シングルクロック同期RAM (古いデータでのRead-During-Write動作)
1.4.1.6. シングルクロック同期RAM (新しいデータでのRead-During-Write動作)
1.4.1.7. シンプル・デュアルポート、デュアルクロック同期RAM
1.4.1.8. トゥルー・デュアルポート同期RAM
1.4.1.9. 混合幅デュアルポートRAM
1.4.1.10. バイト・イネーブル信号を備えるRAM
1.4.1.11. 電源投入時の初期のメモリーコンテンツの指定
インテルのみ表示可能 — GUID: mwh1409959575561
Ixiasoft
1.2. HDLでのIPコアのインスタンス化
インテルでは、パラメーター化が可能なIPコアを提供しています。このIPコアは、インテル FPGAデバイス・アーキテクチャーに最適化されています。独自のロジックをコーディングするのではなくIPコアを使用すると、貴重な設計時間の節約になります。
さらに、 インテルが提供するIPコアは、より効率的なロジック合成とデバイス実装を提供します。IPコアのサイズをスケーリングし、パラメーターを設定してさまざまなオプションを指定します。IPコアをHDLファイルのコードで直接インスタンス化するには、他のモジュール、コンポーネント、またはサブデザインの場合と同様に、IPコアの名前を呼び出し、そのパラメーターを定義します。または、IP Catalog (Tools > IP Catalog) およびパラメーター・エディターのGUIを使用して、簡単にIPコアのバリエーションをカスタマイズすることができます。例えば、次のようなIPコアを推論またはインスタンス化し、デバイス・アーキテクチャーの機能を最適化することができます。
- トランシーバー
- LVDSドライバー
- メモリーおよびDSPブロック
- フェーズ・ロック・ループ (PLL)
- ダブルデータ・レート入出力 (DDIO) 回路
メモリーやDSP機能などの一部のロジック機能タイプでは、IPコアをインスタンス化する代わりに、デバイス固有の専用アーキテクチャー・ブロックを推論することができます。 インテル® Quartus® Primeの合成は、特定のHDLコードの構造を認識し、適切なIPコアを自動的に推論する、もしくはデバイスアトムに直接マッピングします。