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1.4.1.1. 同期メモリーブロックの使用
1.4.1.2. サポートされないリセットおよびコントロール条件の回避
1.4.1.3. Read-During-Write動作の確認
1.4.1.4. RAMの推論と実装の制御
1.4.1.5. シングルクロック同期RAM (古いデータでのRead-During-Write動作)
1.4.1.6. シングルクロック同期RAM (新しいデータでのRead-During-Write動作)
1.4.1.7. シンプル・デュアルポート、デュアルクロック同期RAM
1.4.1.8. トゥルー・デュアルポート同期RAM
1.4.1.9. 混合幅デュアルポートRAM
1.4.1.10. バイト・イネーブル信号を備えるRAM
1.4.1.11. 電源投入時の初期のメモリーコンテンツの指定
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2. 推奨されるデザイン手法
この章では、 インテル® FPGAデバイスのデザインに関する推奨事項を提供します。
現在のFPGAのアプリケーションは、ASICの複雑さとパフォーマンス要件に達しています。複雑なシステムデザインの開発において、デザイン手法はデバイスのタイミング・パフォーマンス、ロジック使用率、およびシステムの信頼性に大きな影響をおよぼします。適切にコーディングされたデザインの動作は、異なるファミリーまたはスピードグレードをターゲットにした場合でも、予測可能で信頼性の高いものになります。優れたデザイン手法はまた、プロトタイプと量産におけるFPGAとASIC実装間のデザイン移行の成功にもつながります。
インテルFPGAデバイスを使用する設計において最適なパフォーマンス、信頼性、迅速な市場投入を実現するには、次のガイドラインに従う必要があります。
- 同期デザイン手法の影響を理解する
- 階層的なデザイン・パーティションおよびタイミング・クロージャーのガイドラインなど、推奨されるデザイン手法に従う
- ターゲットデバイスのアーキテクチャーにおける特徴を活用する