インテルのみ表示可能 — GUID: ppn1597340259714
Ixiasoft
1.4.1.1. 同期メモリーブロックの使用
1.4.1.2. サポートされないリセットおよびコントロール条件の回避
1.4.1.3. Read-During-Write動作の確認
1.4.1.4. RAMの推論と実装の制御
1.4.1.5. シングルクロック同期RAM (古いデータでのRead-During-Write動作)
1.4.1.6. シングルクロック同期RAM (新しいデータでのRead-During-Write動作)
1.4.1.7. シンプル・デュアルポート、デュアルクロック同期RAM
1.4.1.8. トゥルー・デュアルポート同期RAM
1.4.1.9. 混合幅デュアルポートRAM
1.4.1.10. バイト・イネーブル信号を備えるRAM
1.4.1.11. 電源投入時の初期のメモリーコンテンツの指定
インテルのみ表示可能 — GUID: ppn1597340259714
Ixiasoft
2.5.4.1. デザイン・アシスタントからタイミング・アナライザーへのクロスプローブ
デザイン・アシスタントにおける規則違反の一部は、タイミング・アナライザーへのクロスプローブが可能です。例えば、デザイン・アシスタントがフラグを立てたパスで、ホールドに関する追加遅延のためにセットアップ解析違反が示されている場合は、タイミング・アナライザーにクロスプローブして、影響のあるパスとエッジの詳細情報を表示することができます。
図 34. デザイン・アシスタントからタイミング・アナライザーへのクロスプローブ (規則TMC-20210の違反)
次の手順に従い、デザイン・アシスタントにおける規則違反をタイミング・アナライザーへクロスプローブします。
- 少なくともコンパイラーのPlanステージまでデザインをコンパイルします。
- コンパイルレポートのデザイン・アシスタント・フォルダーで規則違反を見つけます。
- 規則違反を右クリックし、その違反で利用可能な Report Timing コマンドを表示します。
- Report Timing コマンドをクリックします。タイミング・アナライザーが開き、違反パスのタイミングデータが報告されます。Report Timing (Extra Info) には、ホールドの推定追加遅延、およびルーティング・ステージの輻輳に対する影響が追加データとして含まれます。