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1.4.1.1. 同期メモリーブロックの使用
1.4.1.2. サポートされないリセットおよびコントロール条件の回避
1.4.1.3. Read-During-Write動作の確認
1.4.1.4. RAMの推論と実装の制御
1.4.1.5. シングルクロック同期RAM (古いデータでのRead-During-Write動作)
1.4.1.6. シングルクロック同期RAM (新しいデータでのRead-During-Write動作)
1.4.1.7. シンプル・デュアルポート、デュアルクロック同期RAM
1.4.1.8. トゥルー・デュアルポート同期RAM
1.4.1.9. 混合幅デュアルポートRAM
1.4.1.10. バイト・イネーブル信号を備えるRAM
1.4.1.11. 電源投入時の初期のメモリーコンテンツの指定
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3.1. インテル® Quartus® Prime開発ソフトウェアでのメタスタビリティー解析
信号の転送が無関係または非同期のクロックドメインにある回路間で行われている場合、新しいクロックドメイン内の最初のレジスターは同期レジスターとして機能します。
非同期信号転送におけるメタスタビリティーによるエラーを最小限に抑えるために、回路設計者は通常、一連のレジスター (同期レジスターチェーンまたはシンクロナイザー) を宛先のクロックドメインで使用し、信号を新しいクロックドメインに再同期します。それにより、メタスタビリティー状態になる可能性のある信号が既知の値になるための追加時間を確保します。設計者は通常、2つのレジスターを使用して新しい信号を同期しますが、標準的な3つのレジスターを使用することで、より優れたメタスタビリティー保護が得られます。
タイミング・アナライザーでは、タイミング要件を満たす各シンクロナイザーを特定し、そのMTBFを解析および報告することができます。また、デザイン全体のMTBFの推定値を生成することができます。開発ソフトウェアはこの情報を使用してデザインのMTBFを最適化します。また、この情報を使用して、デザインにより長いシンクロナイザー・チェーンが必要かを判断することができます。