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1.4.1.1. 同期メモリーブロックの使用
1.4.1.2. サポートされないリセットおよびコントロール条件の回避
1.4.1.3. Read-During-Write動作の確認
1.4.1.4. RAMの推論と実装の制御
1.4.1.5. シングルクロック同期RAM (古いデータでのRead-During-Write動作)
1.4.1.6. シングルクロック同期RAM (新しいデータでのRead-During-Write動作)
1.4.1.7. シンプル・デュアルポート、デュアルクロック同期RAM
1.4.1.8. トゥルー・デュアルポート同期RAM
1.4.1.9. 混合幅デュアルポートRAM
1.4.1.10. バイト・イネーブル信号を備えるRAM
1.4.1.11. 電源投入時の初期のメモリーコンテンツの指定
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1.6.6.2. カスケードステージに代わる個別のCRCブロックの使用
一部のデザインでは、CRCを最適化してカスケード接続されたステージを使用します (例えば、8ビットの4つのステージ)。そのようなデザインの場合、 インテル® Quartus® Primeの合成は、データ幅に応じて中間の計算 (8、24、または32ビット後の計算など) を使用します。
このデザインは、FPGAデバイスには最適ではありません。 インテル® Quartus® Primeの合成で行われるCRCデザインのXORキャンセルは、この機能で最終結果を決定する際にすべての中間計算を必要としないことを意味しています。したがって、中間計算の使用を強制すると、機能の実装に必要な面積が増加し、また、カスケード接続によってロジックの深さも増加します。一般的には、デザインで必要なデータ幅ごとに完全に個別のCRCブロックを作成し、それらを多重化して特定の時点で適切なモードを選択するほうが適切です。