インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの推奨事項

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ID 683082
日付 8/03/2023
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ドキュメント目次
ドキュメント目次 x
1. 推奨されるHDLコーディング・スタイル 2. 推奨されるデザイン手法 3. インテル® Quartus® Prime開発ソフトウェアによるメタスタビリティーの管理 4. インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの推奨事項のアーカイブ A. インテル® Quartus® Prime プロ・エディションのユーザーガイド
1. 推奨されるHDLコーディング・スタイル x
1.1. 提供されているHDLテンプレートの使用 1.2. HDLでのIPコアのインスタンス化 1.3. 乗算器とDSP機能の推論 1.4. HDLコードからのメモリー機能の推論 1.5. レジスターおよびラッチのコーディング・ガイドライン 1.6. 全体的なコーディング・ガイドライン 1.7. 低レベルのプリミティブを使用するデザイン 1.8. HDLコードにおけるクロスモジュール参照 (XMR) 1.9. HDLコードでの force ステートメントの使用 1.10. 推奨されるHDLコーディング・スタイルの改訂履歴
1.1. 提供されているHDLテンプレートの使用 x
1.1.1. 提供されているテンプレートからのHDLコードの挿入
1.3. 乗算器とDSP機能の推論 x
1.3.1. 乗算器の推論 1.3.2. 乗累および積和関数の推論
1.4. HDLコードからのメモリー機能の推論 x
1.4.1. HDLコードからのRAM機能の推論 1.4.2. HDLコードからのROM機能の推論 1.4.3. HDLコードでのシフトレジスターの推論 1.4.4. HDLコードでのFIFOの推論
1.4.1. HDLコードからのRAM機能の推論 x
1.4.1.1. 同期メモリーブロックの使用 1.4.1.2. サポートされないリセットおよびコントロール条件の回避 1.4.1.3. Read-During-Write動作の確認 1.4.1.4. RAMの推論と実装の制御 1.4.1.5. シングルクロック同期RAM (古いデータでのRead-During-Write動作) 1.4.1.6. シングルクロック同期RAM (新しいデータでのRead-During-Write動作) 1.4.1.7. シンプル・デュアルポート、デュアルクロック同期RAM 1.4.1.8. トゥルー・デュアルポート同期RAM 1.4.1.9. 混合幅デュアルポートRAM 1.4.1.10. バイト・イネーブル信号を備えるRAM 1.4.1.11. 電源投入時の初期のメモリーコンテンツの指定
1.4.3. HDLコードでのシフトレジスターの推論 x
1.4.3.1. シンプルなシフトレジスター 1.4.3.2. 等間隔のタップを備えるシフトレジスター
1.4.4. HDLコードでのFIFOの推論 x
1.4.4.1. Verilog HDLデュアルクロックFIFOの例 1.4.4.2. デュアルクロックFIFOのタイミング制約
1.5. レジスターおよびラッチのコーディング・ガイドライン x
1.5.1. 電源投入時のレジスター値 1.5.2. レジスターの二次コントロール信号 (クリアおよびクロックイネーブルなど) 1.5.3. ラッチ
1.5.1. 電源投入時のレジスター値 x
1.5.1.1. 電源投入時の値の指定
1.5.3. ラッチ x
1.5.3.1. 意図しないラッチ生成の回避 1.5.3.2. ラッチの正しい推論
1.6. 全体的なコーディング・ガイドライン x
1.6.1. トライステート信号 1.6.2. クロックの多重化 1.6.3. 加算器ツリー 1.6.4. HDLにおけるステートマシンに関するガイドライン 1.6.5. マルチプレクサーのHDLガイドライン 1.6.6. 巡回冗長検査機能 1.6.7. コンパレーターに関するHDLガイドライン 1.6.8. カウンターに関するHDLガイドライン
1.6.3. 加算器ツリー x
1.6.3.1. アダプティブ・ロジック・モジュールでの6入力LUTを備えるアーキテクチャー 1.6.3.2. 加算器ツリースタイルの変更
1.6.4. HDLにおけるステートマシンに関するガイドライン x
1.6.4.1. ステートマシンの起動 1.6.4.2. Verilog HDLのステートマシン 1.6.4.3. VHDLのステートマシン
1.6.4.2. Verilog HDLのステートマシン x
1.6.4.2.1. Verilog-2001のステートマシン・コーディング例 1.6.4.2.2. SystemVerilogのステートマシン・コーディング例
1.6.4.3. VHDLのステートマシン x
1.6.4.3.1. VHDLのステートマシン・コーディング例
1.6.5. マルチプレクサーのHDLガイドライン x
1.6.5.1. マルチプレクサーの再構築に向けた インテル® Quartus® Prime開発ソフトウェアのオプション 1.6.5.2. マルチプレクサーのタイプ 1.6.5.3. IF ステートメントの暗黙的デフォルト 1.6.5.4. default または OTHERS を使用する CASE 割り当て
1.6.5.2. マルチプレクサーのタイプ x
1.6.5.2.1. バイナリー・マルチプレクサー 1.6.5.2.2. セレクター・マルチプレクサー 1.6.5.2.3. プライオリティー・マルチプレクサー
1.6.6. 巡回冗長検査機能 x
1.6.6.1. パフォーマンスが重要な場合の速度の最適化 1.6.6.2. カスケードステージに代わる個別のCRCブロックの使用 1.6.6.3. ブロックのマージに代わる個別のCRCブロックの使用 1.6.6.4. 可能な場合のレイテンシーの活用 1.6.6.5. 使用していない場合にCRCブロックを無効にすることでの消費電力削減 1.6.6.6. 同期ロード (sload) 信号によるデバイスの初期化
2. 推奨されるデザイン手法 x
2.1. FPGA同期デザイン手法の順守 2.2. HDLのデザイン・ガイドライン 2.3. クロックおよびレジスター・コントロール・アーキテクチャー機能の使用 2.4. エンベデッドRAMの実装 2.5. デザイン・アシスタントにおけるデザイン規則のチェック 2.6. 推奨されるデザイン手法の改訂履歴
2.1. FPGA同期デザイン手法の順守 x
2.1.1. 同期デザインの実装 2.1.2. 非同期デザインの危険性
2.2. HDLのデザイン・ガイドライン x
2.2.1. インテル® Hyperflex™ FPGAアーキテクチャーにおける考慮事項 2.2.2. 組み合わせロジックの最適化 2.2.3. クロックスキームの最適化 2.2.4. 物理的な実装とタイミング・クロージャーの最適化 2.2.5. 消費電力の最適化 2.2.6. デザインのメタスタビリティーの管理
2.2.2. 組み合わせロジックの最適化 x
2.2.2.1. 組み合わせループの回避 2.2.2.2. 意図しないラッチ推論の回避 2.2.2.3. クロックパスでの遅延チェーンの回避 2.2.2.4. 同期パルス・ジェネレーターの使用
2.2.3. クロックスキームの最適化 x
2.2.3.1. 組み合わせロジックの出力のレジスター 2.2.3.2. 非同期クロック分周の回避 2.2.3.3. リップルカウンターの回避 2.2.3.4. クロック多重化の使用 2.2.3.5. ゲート付きクロックの使用 2.2.3.6. 同期クロックイネーブルの使用
2.2.3.5. ゲート付きクロックの使用 x
2.2.3.5.1. 推奨されるクロック・ゲーティング手法
2.2.4. 物理的な実装とタイミング・クロージャーの最適化 x
2.2.4.1. 物理的な実装のプランニング 2.2.4.2. FPGAリソースのプランニング 2.2.4.3. タイミング・クロージャーに向けた最適化 2.2.4.4. クリティカル・タイミング・パスの最適化
2.3. クロックおよびレジスター・コントロール・アーキテクチャー機能の使用 x
2.3.1. グローバル・リセット・リソースの使用 2.3.2. グローバル・クロック・ネットワーク・リソースの使用 2.3.3. クロック領域割り当てによるクロック制約の最適化 2.3.4. 非同期レジスター・コントロール信号の回避
2.3.1. グローバル・リセット・リソースの使用 x
2.3.1.1. 同期リセットの使用 外部同期リセットに対応するVerilog HDLコード 外部同期リセットに向けたSDC制約 内部同期リセットに対応するVerilog HDLコード 内部同期リセットに向けたSDC制約 2.3.1.2. 非同期リセットの使用 2.3.1.3. 同期非同期リセットの使用
2.3.3. クロック領域割り当てによるクロック制約の最適化 x
2.3.3.1. インテル® Stratix® 10デバイスにおけるクロック領域割り当て 2.3.3.2. インテル® Arria® 10および以前のデバイスファミリーでのクロック領域割り当て
2.5. デザイン・アシスタントにおけるデザイン規則のチェック x
2.5.1. デザイン・アシスタントのセットアップ 2.5.2. コンパイル時のデザイン・アシスタントの実行 2.5.3. 解析モードでのデザイン・アシスタントの実行 2.5.4. デザイン・アシスタントからのクロスプローブ 2.5.5. デザイン・アシスタント規則の管理 2.5.6. デザイン・アシスタント規則のカテゴリー
2.5.1. デザイン・アシスタントのセットアップ x
2.5.1.1. デザイン・アシスタント規則の重大度
2.5.2. コンパイル時のデザイン・アシスタントの実行 x
2.5.2.1. デザイン・アシスタント規則のヘルプへのアクセス
2.5.3. 解析モードでのデザイン・アシスタントの実行 x
2.5.3.1. Chip Plannerからのデザイン・アシスタントの起動 2.5.3.2. タイミング・アナライザーからのデザイン・アシスタントの起動
2.5.4. デザイン・アシスタントからのクロスプローブ x
2.5.4.1. デザイン・アシスタントからタイミング・アナライザーへのクロスプローブ 2.5.4.2. デザイン・アシスタントから視覚化ツールへのクロスプローブ
2.5.5. デザイン・アシスタント規則の管理 x
2.5.5.1. デフォルトの規則ごとの違反数の変更 2.5.5.2. 特定のコンパイラー・ステージに対する規則の有効化 2.5.5.3. 特定のコンパイラー・ステージに対する規則のパラメーターの指定 2.5.5.4. 規則の重大度レベルの変更 2.5.5.5. デザイン・アシスタント規則の免除 2.5.5.6. デザイン・アシスタントのタグ
2.5.5.5. デザイン・アシスタント規則の免除 x
2.5.5.5.1. デザイン・アシスタントにおける規則免除の作成 2.5.5.5.2. Design Assistant Waiverダイアログボックス 2.5.5.5.3. デザイン・アシスタントにおける規則免除の削除 2.5.5.5.4. デザイン・アシスタント規則免除のTclコマンド 2.5.5.5.5. drc::add_waiverコマンド 2.5.5.5.6. drc::get_waiversコマンド 2.5.5.5.7. drc::report_waiversコマンド
3. インテル® Quartus® Prime開発ソフトウェアによるメタスタビリティーの管理 x
3.1. インテル® Quartus® Prime開発ソフトウェアでのメタスタビリティー解析 3.2. メタスタビリティーとMTBFのレポート 3.3. MTBFの最適化 3.4. メタスタビリティーの影響の軽減 3.5. スクリプティングのサポート 3.6. メタスタビリティーの管理 3.7. インテル® Quartus® Prime開発ソフトウェアによるメタスタビリティーの管理の改訂履歴
3.1. インテル® Quartus® Prime開発ソフトウェアでのメタスタビリティー解析 x
3.1.1. データの同期レジスターチェーン 3.1.2. メタスタビリティー解析に向けたシンクロナイザーの特定 3.1.3. タイミング制約がシンクロナイザーの識別とメタスタビリティー解析におよぼす影響
3.2. メタスタビリティーとMTBFのレポート x
3.2.1. メタスタビリティー・レポート 3.2.2. MTBF計算におけるシンクロナイザーのデータ・トグル・レート
3.2.1. メタスタビリティー・レポート x
3.2.1.1. MTBF概要レポート 3.2.1.2. シンクロナイザー概要レポート 3.2.1.3. タイミング・アナライザーのシンクロナイザー・チェーン統計レポート
3.2.1.1. MTBF概要レポート x
3.2.1.1.1. デザインの標準的なMTBFとワーストケースのMTBF 3.2.1.1.2. シンクロナイザー・チェーン 3.2.1.1.3. 利用可能なセトリングタイムの増加
3.3. MTBFの最適化 x
3.3.1. 同期レジスターチェーン長
3.4. メタスタビリティーの影響の軽減 x
3.4.1. タイミング・アナライザーに向けた完全なシステム中心のタイミング制約の適用 3.4.2. 同期レジスター識別の強制 3.4.3. シンクロナイザーにおけるデータ・トグル・レートの設定 3.4.4. フィット時のメタスタビリティー最適化 3.4.5. シンクロナイザーを長くすることによる保護および最適化 3.4.6. シンクロナイザーで使用するステージ数の増加 3.4.7. より高速なスピードグレードのデバイスの選択
3.5. スクリプティングのサポート x
3.5.1. メタスタビリティー解析に向けたシンクロナイザーの特定 3.5.2. MTBF計算におけるシンクロナイザーのデータ・トグル・レート 3.5.3. report_metastabilityとTclコマンド 3.5.4. MTBFの最適化 3.5.5. 同期レジスターチェーン長
1. 推奨されるHDLコーディング・スタイル
2. 推奨されるデザイン手法
3. インテル® Quartus® Prime開発ソフトウェアによるメタスタビリティーの管理
4. インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの推奨事項のアーカイブ
A. インテル® Quartus® Prime プロ・エディションのユーザーガイド

2.3.1.1. 同期リセットの使用

同期リセットにより、回路が完全に同期していることを保証します。回路のタイミングは、 インテル® Quartus® Primeのタイミング・アナライザーで簡単に測定することができます。

互いに同期しているクロックがリセット信号を起動してラッチするため、データ到着時間とデータ所要時間を容易に特定し、適切なスラック解析を行うことができます。同期リセットは、サイクルベースのシミュレーターでの使用が簡単です。

2つの方法により、リセット信号をレジスターに届けることができます。1つはデータ入力とゲートで入力する方法、2つ目はLAB全体のコントロール信号 (synclr) を使用する方法です。最初の方法を使用する場合は、回路にゲート遅延が追加されるリスクを伴いリセット信号に対応します。よって、データ到着時間が長くなり、セットアップ・スラックに悪影響がおよびます。2番目の方法では、各レジスターに対するLAB内の専用配線に依存します。ただし、これは同じレジスターへの非同期リセットに比べて低速です。

図 16. 同期リセット
図 17. LAB全体のコントロール信号

同期リセットのタイミング解析を検査する際は、2種類の同期リセット (外部同期リセットと内部同期リセット) を考慮します。外部同期リセットは、FPGA外部のクロックドメインに同期しており、あまり一般的には使用されません。電源投入時の非同期リセットは、外部でシステムクロックにデュアルランク同期され、FPGAにもたらされます。FPGA内では、このリセットとレジスターへのデータ入力をゲーティングし、同期リセットを実装します。

図 18. 外部同期リセット

次の例は、上の回路図に相当するVerilog HDLを示しています。同期リセットを使用している場合、リセット信号はセンシティビティー・リストに入りません。

次の例では、内部同期リセットに対して必要な変更を示しています。

外部同期リセットに対応するVerilog HDLコード

module sync_reset_ext (
         input   clock,
         input   reset_n,
         input   data_a,
         input   data_b,
         output  out_a,
         output  out_b
         );
reg      reg1, reg2
assign   out_a  = reg1;
assign   out_b  = reg2;
always @ (posedge clock)
begin
     if (!reset_n)
     begin
         reg1     <= 1’b0;
         reg2     <= 1’b0;
    end
    else
    begin
         reg1     <= data_a;
         reg2     <= data_b;
    end
end
endmodule     //  sync_reset_ext

次の例は、外部同期リセットの制約を示しています。外部リセットは同期リセットであるため、-max および -min の set_input_delay 制約で reset_n 信号を通常の入力信号として制約するだけです。

外部同期リセットに向けたSDC制約

# Input clock - 100 MHz
create_clock [get_ports {clock}] \
        -name {clock} \
        -period 10.0 \
        -waveform {0.0 5.0}
# Input constraints on low-active reset
# and data
set_input_delay 7.0 \
        -max \
        -clock [get_clocks {clock}] \
        [get_ports {reset_n data_a data_b}]
set_input_delay 1.0 \
        -min \
        -clock [get_clocks {clock}] \
        [get_ports {reset_n data_a data_b}]

多くの場合、デバイスに入るリセットは非同期で、レジスターに送信される前に内部で同期する必要があります。

図 19. 内部同期リセット

次の例は、上の回路図に相当するVerilog HDLを示しています。同期リセットのセンシティビティー・リストには、クロックエッジのみが含まれます。

内部同期リセットに対応するVerilog HDLコード

module sync_reset (
		input clock,
		input reset_n,
		input data_a,
		input data_b,
		output out_a,
		output out_b
		);
reg 	reg1, reg2
reg 	reg3, reg4

assign 	out_a = reg1;
assign 	out_b = reg2;
assign 	rst_n = reg4;

always @ (posedge clock)
begin
	if (!rst_n)
	begin
		reg1 <= 1’bo;
		reg2 <= 1’b0;
	end
	else
	begin
		reg1 <= data_a;
		reg2 <= data_b;
	end
end

always @ (posedge clock)
begin
	reg3 <= reset_n;
	reg4 <= reg3;
end
endmodule // sync_reset

SDC制約は外部同期リセットに対する制約と類似していますが、入力リセットは非同期であるため制約できません。set_false_path ステートメントで入力パスを切断し、このようなパスが制約のないパスとみなされないようにします。

内部同期リセットに向けたSDC制約

# Input clock - 100 MHz
create_clock [get_ports {clock}] \
        -name {clock} \
        -period 10.0 \
        -waveform {0.0 5.0}
# Input constraints on data
set_input_delay 7.0 \
        -max \
        -clock [get_clocks {clock}] \
        [get_ports {data_a data_b}]
set_input_delay 1.0 \
        -min \
        -clock [get_clocks {clock}] \
        [get_ports {data_a data_b}]
# Cut the asynchronous reset input
set_false_path \
        -from [get_ports {reset_n}] \
        -to [all_registers]

同期リセットの問題は、シンクロナイザーのフリップフロップへの非同期入力における短いパルス (1周期未満) に対する動作です。これは欠点になる場合があり、非同期リセットが最初のフリップフロップでキャプチャーされることを保証するには、少なくとも1周期幅のパルス幅が必要です。ただし、この回路ではノイズ耐性が高まるという点で、利点と考えることもできます。非同期入力での意図しないパルスは最初のフリップフロップでキャプチャーされる可能性が低くなるため、このパルスで同期リセットはトリガーされません。場合によっては、ノイズ耐性をさらに高めるために、幅が n 周期未満の非同期入力リセットを拒否することで、非同期入力リセットをデバウンスすることができます。

図 20. パルス・エクステンダーを使用する内部同期リセット

ジャンクションのドットはステージの数を示します。より多くのフリップフロップを使用すると、より多くのクロックサイクルにわたるより広いパルスを得ることができます。

デザインには多くの場合、複数のクロック信号があります。このような場合は、個別のリセット同期回路をデザインの各クロックドメインに使用します。PLL出力クロックにシンクロナイザーを作成している場合、これらのクロックドメインは、PLLがロックされてPLL出力クロックが安定するまでリセットされません。PLLにリセットを使用する場合、このリセットはPLLの入力クロックと同期している必要はありません。非同期リセットを使用することができます。内部同期リセットを使用している場合にPLLへのリセットを使用すると、PLL出力クロックドメインへの同期リセットのアサートはさらに遅延します。

レベル 2 の表題