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1.4.1.1. 同期メモリーブロックの使用
1.4.1.2. サポートされないリセットおよびコントロール条件の回避
1.4.1.3. Read-During-Write動作の確認
1.4.1.4. RAMの推論と実装の制御
1.4.1.5. シングルクロック同期RAM (古いデータでのRead-During-Write動作)
1.4.1.6. シングルクロック同期RAM (新しいデータでのRead-During-Write動作)
1.4.1.7. シンプル・デュアルポート、デュアルクロック同期RAM
1.4.1.8. トゥルー・デュアルポート同期RAM
1.4.1.9. 混合幅デュアルポートRAM
1.4.1.10. バイト・イネーブル信号を備えるRAM
1.4.1.11. 電源投入時の初期のメモリーコンテンツの指定
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2.2.4.4. クリティカル・タイミング・パスの最適化
高速デザインでタイミングを収束するには、タイミング不良が最も大きいパスを確認します。単一の大きなタイミング不良を修正することで、タイミングが大幅に改善される場合があります。
レジスターの配置と配線パスを確認するには、Tools > Chip Planner をクリックします。高ファンアウトのコントロール信号での大きなタイミング不良は、次のいずれかの条件によって発生している可能性があります。
- 最適ではないグローバル・ネットワークの使用
- パイプラインを使用せずにローカル配線でチップを横断する信号
- レジスターの複製による高ファンアウトの修正における失敗
高速で高帯域幅のデザインの場合、速度の最適化はバス幅とワイヤー使用量を減らすことで行います。ワイヤーの使用量を削減するには、データの移動をできるだけ少なくします。例えば、ロジックのブロックがワードの数ビットで機能する場合は、非アクティブビットをFIFOまたはメモリーに格納します。メモリーはレジスターよりも安価で密度が高く、ワイヤーの使用量が減少します。