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1.4.1.1. 同期メモリーブロックの使用
1.4.1.2. サポートされないリセットおよびコントロール条件の回避
1.4.1.3. Read-During-Write動作の確認
1.4.1.4. RAMの推論と実装の制御
1.4.1.5. シングルクロック同期RAM (古いデータでのRead-During-Write動作)
1.4.1.6. シングルクロック同期RAM (新しいデータでのRead-During-Write動作)
1.4.1.7. シンプル・デュアルポート、デュアルクロック同期RAM
1.4.1.8. トゥルー・デュアルポート同期RAM
1.4.1.9. 混合幅デュアルポートRAM
1.4.1.10. バイト・イネーブル信号を備えるRAM
1.4.1.11. 電源投入時の初期のメモリーコンテンツの指定
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1.6.6.3. ブロックのマージに代わる個別のCRCブロックの使用
合成ツールでCRCデザインの最適化を試みる際は通常、リソースを共有し、XORロジックの分解オプションによる2つの異なるCRCブロックにおける重複を抽出することにより行われます。
CRCロジックは大幅な削減が可能ですが、これはコンパイラーがCRC機能を個別に最適化する場合に最も効果があります。共通のデータ信号で駆動される、または同じ宛先をもつ信号を供給する異なるCRC機能があるデザインでは、重複の抽出動作を確認します。
デザインの結果の品質が良くなく、2つのCRC機能でロジックを共有している場合は、次のいずれかの方法により、ブロックが独立して合成されるようにすることができます。
- 階層コンパイル・デザイン・フローで、各CRCブロックを個別のデザイン・パーティションとして定義する
- サードパーティー製の合成ツールで各CRCブロックを個別のプロジェクトとして合成し、それぞれに個別のVerilog Quartus Mapping (.vqm) ファイルまたはEDIFネットリスト・ファイルを記述する