インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの推奨事項

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ID 683082
日付 8/03/2023
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ドキュメント目次
ドキュメント目次 x
1. 推奨されるHDLコーディング・スタイル 2. 推奨されるデザイン手法 3. インテル® Quartus® Prime開発ソフトウェアによるメタスタビリティーの管理 4. インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの推奨事項のアーカイブ A. インテル® Quartus® Prime プロ・エディションのユーザーガイド
1. 推奨されるHDLコーディング・スタイル x
1.1. 提供されているHDLテンプレートの使用 1.2. HDLでのIPコアのインスタンス化 1.3. 乗算器とDSP機能の推論 1.4. HDLコードからのメモリー機能の推論 1.5. レジスターおよびラッチのコーディング・ガイドライン 1.6. 全体的なコーディング・ガイドライン 1.7. 低レベルのプリミティブを使用するデザイン 1.8. HDLコードにおけるクロスモジュール参照 (XMR) 1.9. HDLコードでの force ステートメントの使用 1.10. 推奨されるHDLコーディング・スタイルの改訂履歴
1.1. 提供されているHDLテンプレートの使用 x
1.1.1. 提供されているテンプレートからのHDLコードの挿入
1.3. 乗算器とDSP機能の推論 x
1.3.1. 乗算器の推論 1.3.2. 乗累および積和関数の推論
1.4. HDLコードからのメモリー機能の推論 x
1.4.1. HDLコードからのRAM機能の推論 1.4.2. HDLコードからのROM機能の推論 1.4.3. HDLコードでのシフトレジスターの推論 1.4.4. HDLコードでのFIFOの推論
1.4.1. HDLコードからのRAM機能の推論 x
1.4.1.1. 同期メモリーブロックの使用 1.4.1.2. サポートされないリセットおよびコントロール条件の回避 1.4.1.3. Read-During-Write動作の確認 1.4.1.4. RAMの推論と実装の制御 1.4.1.5. シングルクロック同期RAM (古いデータでのRead-During-Write動作) 1.4.1.6. シングルクロック同期RAM (新しいデータでのRead-During-Write動作) 1.4.1.7. シンプル・デュアルポート、デュアルクロック同期RAM 1.4.1.8. トゥルー・デュアルポート同期RAM 1.4.1.9. 混合幅デュアルポートRAM 1.4.1.10. バイト・イネーブル信号を備えるRAM 1.4.1.11. 電源投入時の初期のメモリーコンテンツの指定
1.4.3. HDLコードでのシフトレジスターの推論 x
1.4.3.1. シンプルなシフトレジスター 1.4.3.2. 等間隔のタップを備えるシフトレジスター
1.4.4. HDLコードでのFIFOの推論 x
1.4.4.1. Verilog HDLデュアルクロックFIFOの例 1.4.4.2. デュアルクロックFIFOのタイミング制約
1.5. レジスターおよびラッチのコーディング・ガイドライン x
1.5.1. 電源投入時のレジスター値 1.5.2. レジスターの二次コントロール信号 (クリアおよびクロックイネーブルなど) 1.5.3. ラッチ
1.5.1. 電源投入時のレジスター値 x
1.5.1.1. 電源投入時の値の指定
1.5.3. ラッチ x
1.5.3.1. 意図しないラッチ生成の回避 1.5.3.2. ラッチの正しい推論
1.6. 全体的なコーディング・ガイドライン x
1.6.1. トライステート信号 1.6.2. クロックの多重化 1.6.3. 加算器ツリー 1.6.4. HDLにおけるステートマシンに関するガイドライン 1.6.5. マルチプレクサーのHDLガイドライン 1.6.6. 巡回冗長検査機能 1.6.7. コンパレーターに関するHDLガイドライン 1.6.8. カウンターに関するHDLガイドライン
1.6.3. 加算器ツリー x
1.6.3.1. アダプティブ・ロジック・モジュールでの6入力LUTを備えるアーキテクチャー 1.6.3.2. 加算器ツリースタイルの変更
1.6.4. HDLにおけるステートマシンに関するガイドライン x
1.6.4.1. ステートマシンの起動 1.6.4.2. Verilog HDLのステートマシン 1.6.4.3. VHDLのステートマシン
1.6.4.2. Verilog HDLのステートマシン x
1.6.4.2.1. Verilog-2001のステートマシン・コーディング例 1.6.4.2.2. SystemVerilogのステートマシン・コーディング例
1.6.4.3. VHDLのステートマシン x
1.6.4.3.1. VHDLのステートマシン・コーディング例
1.6.5. マルチプレクサーのHDLガイドライン x
1.6.5.1. マルチプレクサーの再構築に向けた インテル® Quartus® Prime開発ソフトウェアのオプション 1.6.5.2. マルチプレクサーのタイプ 1.6.5.3. IF ステートメントの暗黙的デフォルト 1.6.5.4. default または OTHERS を使用する CASE 割り当て
1.6.5.2. マルチプレクサーのタイプ x
1.6.5.2.1. バイナリー・マルチプレクサー 1.6.5.2.2. セレクター・マルチプレクサー 1.6.5.2.3. プライオリティー・マルチプレクサー
1.6.6. 巡回冗長検査機能 x
1.6.6.1. パフォーマンスが重要な場合の速度の最適化 1.6.6.2. カスケードステージに代わる個別のCRCブロックの使用 1.6.6.3. ブロックのマージに代わる個別のCRCブロックの使用 1.6.6.4. 可能な場合のレイテンシーの活用 1.6.6.5. 使用していない場合にCRCブロックを無効にすることでの消費電力削減 1.6.6.6. 同期ロード (sload) 信号によるデバイスの初期化
2. 推奨されるデザイン手法 x
2.1. FPGA同期デザイン手法の順守 2.2. HDLのデザイン・ガイドライン 2.3. クロックおよびレジスター・コントロール・アーキテクチャー機能の使用 2.4. エンベデッドRAMの実装 2.5. デザイン・アシスタントにおけるデザイン規則のチェック 2.6. 推奨されるデザイン手法の改訂履歴
2.1. FPGA同期デザイン手法の順守 x
2.1.1. 同期デザインの実装 2.1.2. 非同期デザインの危険性
2.2. HDLのデザイン・ガイドライン x
2.2.1. インテル® Hyperflex™ FPGAアーキテクチャーにおける考慮事項 2.2.2. 組み合わせロジックの最適化 2.2.3. クロックスキームの最適化 2.2.4. 物理的な実装とタイミング・クロージャーの最適化 2.2.5. 消費電力の最適化 2.2.6. デザインのメタスタビリティーの管理
2.2.2. 組み合わせロジックの最適化 x
2.2.2.1. 組み合わせループの回避 2.2.2.2. 意図しないラッチ推論の回避 2.2.2.3. クロックパスでの遅延チェーンの回避 2.2.2.4. 同期パルス・ジェネレーターの使用
2.2.3. クロックスキームの最適化 x
2.2.3.1. 組み合わせロジックの出力のレジスター 2.2.3.2. 非同期クロック分周の回避 2.2.3.3. リップルカウンターの回避 2.2.3.4. クロック多重化の使用 2.2.3.5. ゲート付きクロックの使用 2.2.3.6. 同期クロックイネーブルの使用
2.2.3.5. ゲート付きクロックの使用 x
2.2.3.5.1. 推奨されるクロック・ゲーティング手法
2.2.4. 物理的な実装とタイミング・クロージャーの最適化 x
2.2.4.1. 物理的な実装のプランニング 2.2.4.2. FPGAリソースのプランニング 2.2.4.3. タイミング・クロージャーに向けた最適化 2.2.4.4. クリティカル・タイミング・パスの最適化
2.3. クロックおよびレジスター・コントロール・アーキテクチャー機能の使用 x
2.3.1. グローバル・リセット・リソースの使用 2.3.2. グローバル・クロック・ネットワーク・リソースの使用 2.3.3. クロック領域割り当てによるクロック制約の最適化 2.3.4. 非同期レジスター・コントロール信号の回避
2.3.1. グローバル・リセット・リソースの使用 x
2.3.1.1. 同期リセットの使用 2.3.1.2. 非同期リセットの使用 2.3.1.3. 同期非同期リセットの使用
2.3.3. クロック領域割り当てによるクロック制約の最適化 x
2.3.3.1. インテル® Stratix® 10デバイスにおけるクロック領域割り当て 2.3.3.2. インテル® Arria® 10および以前のデバイスファミリーでのクロック領域割り当て
2.5. デザイン・アシスタントにおけるデザイン規則のチェック x
2.5.1. デザイン・アシスタントのセットアップ 2.5.2. コンパイル時のデザイン・アシスタントの実行 2.5.3. 解析モードでのデザイン・アシスタントの実行 2.5.4. デザイン・アシスタントからのクロスプローブ 2.5.5. デザイン・アシスタント規則の管理 2.5.6. デザイン・アシスタント規則のカテゴリー
2.5.1. デザイン・アシスタントのセットアップ x
2.5.1.1. デザイン・アシスタント規則の重大度
2.5.2. コンパイル時のデザイン・アシスタントの実行 x
2.5.2.1. デザイン・アシスタント規則のヘルプへのアクセス
2.5.3. 解析モードでのデザイン・アシスタントの実行 x
2.5.3.1. Chip Plannerからのデザイン・アシスタントの起動 2.5.3.2. タイミング・アナライザーからのデザイン・アシスタントの起動
2.5.4. デザイン・アシスタントからのクロスプローブ x
2.5.4.1. デザイン・アシスタントからタイミング・アナライザーへのクロスプローブ 2.5.4.2. デザイン・アシスタントから視覚化ツールへのクロスプローブ
2.5.5. デザイン・アシスタント規則の管理 x
2.5.5.1. デフォルトの規則ごとの違反数の変更 2.5.5.2. 特定のコンパイラー・ステージに対する規則の有効化 2.5.5.3. 特定のコンパイラー・ステージに対する規則のパラメーターの指定 2.5.5.4. 規則の重大度レベルの変更 2.5.5.5. デザイン・アシスタント規則の免除 2.5.5.6. デザイン・アシスタントのタグ
2.5.5.5. デザイン・アシスタント規則の免除 x
2.5.5.5.1. デザイン・アシスタントにおける規則免除の作成 2.5.5.5.2. Design Assistant Waiverダイアログボックス 2.5.5.5.3. デザイン・アシスタントにおける規則免除の削除 2.5.5.5.4. デザイン・アシスタント規則免除のTclコマンド 2.5.5.5.5. drc::add_waiverコマンド 2.5.5.5.6. drc::get_waiversコマンド 2.5.5.5.7. drc::report_waiversコマンド
3. インテル® Quartus® Prime開発ソフトウェアによるメタスタビリティーの管理 x
3.1. インテル® Quartus® Prime開発ソフトウェアでのメタスタビリティー解析 3.2. メタスタビリティーとMTBFのレポート 3.3. MTBFの最適化 3.4. メタスタビリティーの影響の軽減 3.5. スクリプティングのサポート 3.6. メタスタビリティーの管理 3.7. インテル® Quartus® Prime開発ソフトウェアによるメタスタビリティーの管理の改訂履歴
3.1. インテル® Quartus® Prime開発ソフトウェアでのメタスタビリティー解析 x
3.1.1. データの同期レジスターチェーン 3.1.2. メタスタビリティー解析に向けたシンクロナイザーの特定 3.1.3. タイミング制約がシンクロナイザーの識別とメタスタビリティー解析におよぼす影響
3.2. メタスタビリティーとMTBFのレポート x
3.2.1. メタスタビリティー・レポート 3.2.2. MTBF計算におけるシンクロナイザーのデータ・トグル・レート
3.2.1. メタスタビリティー・レポート x
3.2.1.1. MTBF概要レポート 3.2.1.2. シンクロナイザー概要レポート 3.2.1.3. タイミング・アナライザーのシンクロナイザー・チェーン統計レポート
3.2.1.1. MTBF概要レポート x
3.2.1.1.1. デザインの標準的なMTBFとワーストケースのMTBF 3.2.1.1.2. シンクロナイザー・チェーン 3.2.1.1.3. 利用可能なセトリングタイムの増加
3.3. MTBFの最適化 x
3.3.1. 同期レジスターチェーン長
3.4. メタスタビリティーの影響の軽減 x
3.4.1. タイミング・アナライザーに向けた完全なシステム中心のタイミング制約の適用 3.4.2. 同期レジスター識別の強制 3.4.3. シンクロナイザーにおけるデータ・トグル・レートの設定 3.4.4. フィット時のメタスタビリティー最適化 3.4.5. シンクロナイザーを長くすることによる保護および最適化 3.4.6. シンクロナイザーで使用するステージ数の増加 3.4.7. より高速なスピードグレードのデバイスの選択
3.5. スクリプティングのサポート x
3.5.1. メタスタビリティー解析に向けたシンクロナイザーの特定 3.5.2. MTBF計算におけるシンクロナイザーのデータ・トグル・レート 3.5.3. report_metastabilityとTclコマンド 3.5.4. MTBFの最適化 3.5.5. 同期レジスターチェーン長
1. 推奨されるHDLコーディング・スタイル
2. 推奨されるデザイン手法
3. インテル® Quartus® Prime開発ソフトウェアによるメタスタビリティーの管理
4. インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの推奨事項のアーカイブ
A. インテル® Quartus® Prime プロ・エディションのユーザーガイド

2.6. 推奨されるデザイン手法の改訂履歴

この章の改訂履歴は次のとおりです。

ドキュメント・バージョン インテル® Quartus® Primeのバージョン 変更内容
2023.04.14 23.1
  • クロックスキームの最適化の推奨事項を更新しました。
2022.06.20 22.2
  • デザイン・アシスタントにおけるデザイン規則のチェックの項で、廃止されたブロックベースのデザイン規則のカテゴリーを削除しました。
2021.10.04 21.3
  • デザイン・アシスタントにおけるデザイン規則のチェックの項を更新し、最新の規則のカテゴリーに対応しています。
2021.03.29 21.1
  • デザイン・アシスタントにおけるデザイン規則のチェックの項を更新しました。スクリーンショットの追加、文章の軽微な変更、AN 919: Improving Quality of Results with Design Assistant へのリンク追加を行っています。
  • デザイン・アシスタントのセットアップの項を更新し、規則のタグに対応しています。
  • コンパイル時のデザイン・アシスタントの実行のステップ4の文章を更新しました。
  • デザイン・アシスタント規則のヘルプへのアクセスの項を更新し、このリリースに含まれる規則を示しました。
  • デザイン・アシスタントからタイミング・アナライザーへのクロスプローブの項でスクリーンショットを更新しました。
  • 規則違反のフィルタリングと非表示のセクションを削除しました。現在のバージョンでは、規則免除が最も効果的な方法です。
  • デフォルトの規則ごとの違反数の変更を更新し、文章に軽微な変更を行っています。
  • デザイン・アシスタントのタグの項を新たに作成し、すべてのタグについて定義しています。
  • Design Assistant Waiverダイアログボックスの項を新たに作成し、ダイアログボックスのすべての設定について定義しています。新しい免除機能についても含めました。
  • デザイン・アシスタントにおける規則免除の作成の項を更新し、免除のプレビューとレポート作成に対応しています。
  • デザイン・アシスタントにおける規則免除の削除の項を更新し、新しいGUIの方法に対応しています。
  • デザイン・アシスタント規則のカテゴリーの項を更新し、最新の規則のカテゴリーに対応しています。
  • デザイン・アシスタント規則の重大度の説明を改訂しました。
2020.09.28 20.3
  • 「デザイン・アシスタント規則の免除」のセクションを新たに追加しました。
  • 「デザイン・アシスタントからのクロスプローブ」のセクションを新たに追加しました。
  • 「規則の重大度レベルの変更」の項に新しいFatal重大度レベルのデザイン・アシスタント規則についての説明を追加しました。
  • 「デザイン・アシスタントのセットアップ」を更新し、新しいFatal重大度レベルとRDCの規則カテゴリーに対応しています。
  • 「解析モードでのデザイン・アシスタントの実行」を更新し、スクリーンショットで詳細なステップの説明を行っています。
  • 「デザイン・アシスタント規則のカテゴリー」の項にRDCを追加しました。
  • ドキュメントから個々のデザイン・アシスタント規則の説明を削除し、Helpの規則の説明にリンクするようにしました。
  • 廃止された規則のスクリーンショットをドキュメント全体的で置き換えました。
2020.04.13 20.1
  • 「デザイン・アシスタントのセットアップ」および「コンパイル時のデザイン・アシスタントの実行」の項に、タイミング・サインオフ時のデザイン・アシスタントのサポートを追加しました。
  • 新しいデザイン・アシスタント規則を追加しました。
  • デザイン・アシスタント規則のHRR-10201、HRR-10201、RES-30131を更新しました。
  • 廃止されたさまざまなデザイン・アシスタント規則を削除しました。
2019.11.01 19.3.0
  • 「デザイン・アシスタント規則の範囲または違反数の変更」の項を改訂し、より明確になるようにしました。
  • 個別の「クロック・ドメイン・クロッシング (CDC) 規則」のカテゴリーと項を作成しました。
  • デザイン・アシスタント規則「CLK-30026: Missing Clock Assignment (クロック割り当てなし)」を追加しました。
  • デザイン・アシスタント規則「CLK-30027: Multiple Clock Assignment (複数のクロック割り当て)」を追加しました。
  • デザイン・アシスタント規則「CLK-30028: Invalid Generated Clock (無効な生成クロック)」を追加しました。
  • デザイン・アシスタント規則「CLK-30029: Invalid Clock Assignment (無効なクロック割り当て)」を追加しました。
  • デザイン・アシスタント規則「CLK-30030: PLL Setting Violation (PLL設定違反)」を追加しました。
  • デザイン・アシスタント規則「CLK-30031: Input Delay Assigned to Clock (クロックに割り当てられている入力遅延)」を追加しました。
2019.09.30 19.3.0
  • 「デザイン・アシスタントのセットアップ」の項を新たに追加しました。
  • 「デザイン・アシスタント規則の管理」の項を新たに追加しました。
  • 「特定のコンパイラー・ステージに対する規則の有効化」の項を新たに追加しました。
  • 「特定のコンパイラー・ステージに対する規則のパラメーターの指定」の項を新たに追加しました。
  • 「規則の重大度レベルの変更」の項を新たに追加しました。
  • 「規則違反のフィルタリングと非表示」の項を新たに追加しました。
  • 「Filter Optionsダイアログボックス」の項を新たに追加しました。
  • 「デザイン・アシスタント規則のドキュメントへのアクセス」の項を新たに追加しました。
  • スクリーンショットを更新し、最新のGUIの要素に対応しています。
  • 次の新しいデザイン・アシスタント規則を追加しました。
    • CDC-50001: Missing 1-Bit Synchronizer
    • CDC-50002: 1-Bit Synchronized Missing Constraint
    • CDC-50003: CE-Type CDC No Constraints
    • HRR-10015: High Fan-out Signal
    • HRR-10201: Registers Cannot Power Up with Don't Care Logic Level
    • HRR-10204: Reset Release Instance Count Check
    • RES-30132: Registers May Not Be Properly Reset
    • TMC-20500: Hierarchical Tree Duplication was Shallower than Possible
    • TMC-20501: Hierarchical Tree Duplication was Shallower than Requested
    • TMC-20550: Duplication Candidate Rejected for Placement Constraint
    • TMC-20551: Automatically-Discovered Duplication Candidate Likely Requires More Duplication
    • TMC-20552: User-Directed Duplication Candidate was Rejected
    • TMC-20601: Registers with High Immediate Fan-Out Tension
    • TMC-20602: Registers with High Timing Path Endpoint Tension
    • TMC-20603: Registers with High Immediate Fan-Out Span
    • TMC-20604: Registers with High Timing Path Endpoint Span
  • 廃止されたデザイン・アシスタント規則を削除しました。
    • HRR-10014: High Fan-out Nets Driving Clock-Enable Pins
    • HRR-10016: Registers Cannot Power-Up With Dont Care Logic Level
2019.04.01 19.1.0
  • 新しいデザイン・アシスタント・デザイン規則確認ツールについて説明しています。
  • 推奨されるデザイン手法のデザイン規則違反のチェックのセクションで、各デザイン・アシスタント規則を説明する項を新たに追加しました。
2018.09.24 18.1.0
  • クロック領域割り当てによるクロック制約の最適化の項の内容から、サブトピックのインテルArria 10および以前のデバイスファミリーでのクロック領域割り当ておよびインテルStratix 10デバイスにおけるクロック領域割り当てを作成しました。
2017.11.06 17.1.0
  • タイミング・クロージャーに向けた最適化の項を更新しました。
  • グローバル・クロック・ネットワーク・リソースの使用の項を更新し、クロック領域割り当てによるクロック制約の最適化の項を追加して、インテルStratix 10のサポートに対応しています。
2017.05.08 17.0.0
  • 統合合成に関する情報を削除しました。
  • quartus_drcに関する情報を削除しました。
2016.10.31 16.1.0
  • インテルへのブランド変更を行いました。
2016.05.03 16.0.0
  • 内部同期リセットのコード例を訂正バージョンに置き換えました。
  • 非推奨の物理合成オプションに関する情報を削除しました。
  • サポートされていないデザイン・アシスタントに関する情報を削除しました。
2015.11.02 15.1.0
  • 表記をQuartus IIからQuartus Primeに変更しました。
2014.12.15 14.1.0 フィッターの設定、Analysis & Synthesisの設定、および物理合成最適化の設定の位置をコンパイラー設定に移動しました。
2014年6月 14.0.0 廃止されたMegaWizard Plug-In Managerへのリファレンスを削除しました。
2013年11月 13.1.0 HardCopyデバイスの情報を削除しました。
2013年5月 13.0.0

PrimeTimeのサポートを削除しました。
2012年6月 12.0.0 アンケートのリンクを削除しました。
2011年11月 11.0.1 テンプレートを更新しました。
2011年5月 11.0.0 リセットリソースに情報を追加しました。
2010年12月 10.1.0
  • アルテラのデバイスおよびQuartus IIデザイン・アシスタントに向けたデザインの推奨事項からタイトルを変更しました。
  • 新しいテンプレートに更新しました。
  • 「メタスタビリティー」 (9–13ページ) および「インクリメンタル・コンパイル」 (9–13ページ) について、Quartus II Helpへのリファレンスを追加しました。
  • 重複するコンテンツを削除し、「カスタム規則」 (9-15ページ) についてのHelpへのリファレンスを追加しました。
2010年7月 10.0.0
  • 重複するコンテンツを削除し、デザイン・アシスタントの設定、デザイン・アシスタント規則、デザイン・アシスタント規則の有効化と無効化、デザイン・アシスタント・レポートの表示についてのQuartus II Helpへのリファレンスを追加しました。
  • 「組み合わせロジックの構造」 (5-4ページ) から情報を削除しました。
  • 「消費電力低減に向けたデザイン手法」から「消費電力の最適化」に見出しを変更しました (5–12 ページ)。
  • 「メタスタビリティー」のセクションを新たに追加しました。
  • 「インクリメンタル・コンパイル」のセクションを新たに追加しました。
  • 「リセットリソース」 (5–23ページ) に情報を追加しました。
  • 「参考情報」のセクションを削除しました。
2009年11月 9.1.0
  • 廃止された規則のドキュメントを削除しました。
2009年3月 9.0.0
  • 内容に変更はありません。
2008年11月 8.1.0
  • ページサイズを8-1/2 x 11に変更しました。
  • 新しいセクションの「カスタム規則のコーディング例」を追加しました (5–18ページ)。
  • 「推奨されるクロック・ゲーティング方法」に段落を追加しました (5–11ページ)。
  • 新しいセクションの「消費電力低減に向けたデザイン手法」を追加しました (5–12ページ)。
2008年5月 8.0.0
  • 図5-9 (5-13ページ) を更新し、カスタム規則ファイルをフローに追加しました。
  • 図5–9 (5–13ページ) に注記を追加しました。
  • 新しいセクションの「カスタム規則のレポート」を追加しました (5–34ページ)。
  • 新しいセクションの「カスタム規則」を追加しました (5–34ページ)。
  • 新しいセクションの「エンベデッドRAMアーキテクチャー機能をターゲットにする方法」を追加しました (5–38ページ)。
  • 章全体で軽微な編集上の更新を行いました。
  • 章全体で参考情報へのハイパーリンクを追加しました。
レベル 2 の表題