インテルのみ表示可能 — GUID: mwh1409959611069
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1.4.1.1. 同期メモリーブロックの使用
1.4.1.2. サポートされないリセットおよびコントロール条件の回避
1.4.1.3. Read-During-Write動作の確認
1.4.1.4. RAMの推論と実装の制御
1.4.1.5. シングルクロック同期RAM (古いデータでのRead-During-Write動作)
1.4.1.6. シングルクロック同期RAM (新しいデータでのRead-During-Write動作)
1.4.1.7. シンプル・デュアルポート、デュアルクロック同期RAM
1.4.1.8. トゥルー・デュアルポート同期RAM
1.4.1.9. 混合幅デュアルポートRAM
1.4.1.10. バイト・イネーブル信号を備えるRAM
1.4.1.11. 電源投入時の初期のメモリーコンテンツの指定
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1.6.4.2. Verilog HDLのステートマシン
Verilog HDLのステートマシンの適切な認識と推論を保証するため、Verilog HDLでは次のガイドラインが追加適用されます。
お使いの合成ツールのドキュメントを参照し、特定のコーディングに関する推奨事項を確認してください。合成ツールでステートマシンが認識および推論されない場合は、ツールはステートマシンを通常の論理ゲートおよびレジスターとして実装します。また、ステートマシンは インテル® Quartus® Primeコンパイルレポートの Analysis & Synthesis セクションにステートマシンとして表示されません。この場合、 インテル® Quartus® Primeの合成では、ステートマシンに固有の最適化を実行しません。
- SystemVerilog規格を使用している場合は、列挙型を使用してステートマシンを記述します。
- ステートマシンの状態は、Verilog-1995およびVerilog-2001のパラメーター・データ型で表します。また、パラメーターを使用して状態の割り当てを行います。このパラメーターの実装により、ステートマシンが読みやすくなり、コーディング時のエラーリスクが軽減されます。
- 状態変数に整数値を直接使用しないでください (next_state <= 0 など)。ただし、整数の使用により、 インテル® Quartus® Prime開発ソフトウェアでの推論が妨げられるわけではありません。
- 状態遷移ロジックで次の例のような算術を使用する場合、 インテル® Quartus® Prime開発ソフトウェアはステートマシンを推論しません。
case (state) 0: begin if (ena) next_state <= state + 2; else next_state <= state + 1; end 1: begin ... endcase
- 状態変数が出力の場合、 インテル® Quartus® Prime開発ソフトウェアはステートマシンを推論しません。
- インテル® Quartus® Prime開発ソフトウェアは、符号付き変数のステートマシンを推論しません。