インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの推奨事項

ID 683082
日付 8/03/2023
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ドキュメント目次

3.1.3. タイミング制約がシンクロナイザーの識別とメタスタビリティー解析におよぼす影響

タイミング・アナライザーによるメタスタビリティーのMTBF解析は、同期チェーンがタイミング要件を満たしている場合にのみ可能です。 メタスタビリティーの故障率は、シンクロナイザーのレジスター間接続で利用可能なタイミングスラックに依存します。このスラックは、潜在的なメタステーブル信号で利用可能なセトリングタイムになります。したがって、デザインが実際のアプリケーションの周波数要件で正しく制約されていることを確認し、正確なMTBFレポートを取得できるようにする必要があります。

さらに、Auto および Forced If Asynchronous シンクロナイザー識別オプションでは、タイミング制約を使用してデザイン内のシンクロナイザー・チェーンを自動的に検出します。これらのオプションでは、無関係な、または非同期のクロックドメインにある回路間での信号転送をチェックするため、クロックドメインはタイミング制約で正しく関連付けられている必要があります。

タイミング・アナライザーは、入力ポートがクロックドメインに正しく関連付けられていない限り、入力ポートを非同期信号として認識します。入力ポートが同期レジスターとして機能していないレジスターにファンアウトしている場合は、入力ポートに set_input_delay 制約を適用します。これを行わないと、入力レジスターが同期レジスターとして報告される可能性があります。セットアップ (tSU) 要件に対して同期入力ポートを set_max_delay 制約で制約しても、シンクロナイザーの識別の妨げにはなりません。この制約は、入力ポートをクロックドメインに関連付けるものではありません。

代わりに、次のコマンドを使用してクロックに関連付けられている入力セットアップ要件を指定します。

set_input_delay -max -clock < clock name> <latch – launch – tsu requirement> <input port name>

フォルスパスの最後にあるレジスターもまた、同期レジスターとみなされます。フォルスパスはタイミング解析されません。これらのパスにはタイミング要件がないため、信号はいずれの時点でも変化する可能性があり、レジスターのtSU およびtH に違反する可能性があります。したがって、これらのレジスターは同期レジスターとして識別されます。これらのレジスターを同期に使用していない場合は、シンクロナイザーの識別と解析をオフにすることができます。それには、これらのレジスターチェーンの最初の同期レジスターで、Synchronizer IdentificationOff に設定します。