インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの推奨事項

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ID 683082
日付 8/03/2023
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ドキュメント目次
ドキュメント目次 x
1. 推奨されるHDLコーディング・スタイル 2. 推奨されるデザイン手法 3. インテル® Quartus® Prime開発ソフトウェアによるメタスタビリティーの管理 4. インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの推奨事項のアーカイブ A. インテル® Quartus® Prime プロ・エディションのユーザーガイド
1. 推奨されるHDLコーディング・スタイル x
1.1. 提供されているHDLテンプレートの使用 1.2. HDLでのIPコアのインスタンス化 1.3. 乗算器とDSP機能の推論 1.4. HDLコードからのメモリー機能の推論 1.5. レジスターおよびラッチのコーディング・ガイドライン 1.6. 全体的なコーディング・ガイドライン 1.7. 低レベルのプリミティブを使用するデザイン 1.8. HDLコードにおけるクロスモジュール参照 (XMR) 1.9. HDLコードでの force ステートメントの使用 1.10. 推奨されるHDLコーディング・スタイルの改訂履歴
1.1. 提供されているHDLテンプレートの使用 x
1.1.1. 提供されているテンプレートからのHDLコードの挿入
1.3. 乗算器とDSP機能の推論 x
1.3.1. 乗算器の推論 1.3.2. 乗累および積和関数の推論
1.4. HDLコードからのメモリー機能の推論 x
1.4.1. HDLコードからのRAM機能の推論 1.4.2. HDLコードからのROM機能の推論 1.4.3. HDLコードでのシフトレジスターの推論 1.4.4. HDLコードでのFIFOの推論
1.4.1. HDLコードからのRAM機能の推論 x
1.4.1.1. 同期メモリーブロックの使用 1.4.1.2. サポートされないリセットおよびコントロール条件の回避 1.4.1.3. Read-During-Write動作の確認 1.4.1.4. RAMの推論と実装の制御 1.4.1.5. シングルクロック同期RAM (古いデータでのRead-During-Write動作) 1.4.1.6. シングルクロック同期RAM (新しいデータでのRead-During-Write動作) 1.4.1.7. シンプル・デュアルポート、デュアルクロック同期RAM 1.4.1.8. トゥルー・デュアルポート同期RAM Verilog HDLトゥルー・デュアルポートRAM (シングルクロック使用) VHDL読み出しステートメント例 VHDLトゥルー・デュアルポートRAM (シングルクロック使用) 1.4.1.9. 混合幅デュアルポートRAM 1.4.1.10. バイト・イネーブル信号を備えるRAM 1.4.1.11. 電源投入時の初期のメモリーコンテンツの指定
1.4.3. HDLコードでのシフトレジスターの推論 x
1.4.3.1. シンプルなシフトレジスター 1.4.3.2. 等間隔のタップを備えるシフトレジスター
1.4.4. HDLコードでのFIFOの推論 x
1.4.4.1. Verilog HDLデュアルクロックFIFOの例 1.4.4.2. デュアルクロックFIFOのタイミング制約
1.5. レジスターおよびラッチのコーディング・ガイドライン x
1.5.1. 電源投入時のレジスター値 1.5.2. レジスターの二次コントロール信号 (クリアおよびクロックイネーブルなど) 1.5.3. ラッチ
1.5.1. 電源投入時のレジスター値 x
1.5.1.1. 電源投入時の値の指定
1.5.3. ラッチ x
1.5.3.1. 意図しないラッチ生成の回避 1.5.3.2. ラッチの正しい推論
1.6. 全体的なコーディング・ガイドライン x
1.6.1. トライステート信号 1.6.2. クロックの多重化 1.6.3. 加算器ツリー 1.6.4. HDLにおけるステートマシンに関するガイドライン 1.6.5. マルチプレクサーのHDLガイドライン 1.6.6. 巡回冗長検査機能 1.6.7. コンパレーターに関するHDLガイドライン 1.6.8. カウンターに関するHDLガイドライン
1.6.3. 加算器ツリー x
1.6.3.1. アダプティブ・ロジック・モジュールでの6入力LUTを備えるアーキテクチャー 1.6.3.2. 加算器ツリースタイルの変更
1.6.4. HDLにおけるステートマシンに関するガイドライン x
1.6.4.1. ステートマシンの起動 1.6.4.2. Verilog HDLのステートマシン 1.6.4.3. VHDLのステートマシン
1.6.4.2. Verilog HDLのステートマシン x
1.6.4.2.1. Verilog-2001のステートマシン・コーディング例 1.6.4.2.2. SystemVerilogのステートマシン・コーディング例
1.6.4.3. VHDLのステートマシン x
1.6.4.3.1. VHDLのステートマシン・コーディング例
1.6.5. マルチプレクサーのHDLガイドライン x
1.6.5.1. マルチプレクサーの再構築に向けた インテル® Quartus® Prime開発ソフトウェアのオプション 1.6.5.2. マルチプレクサーのタイプ 1.6.5.3. IF ステートメントの暗黙的デフォルト 1.6.5.4. default または OTHERS を使用する CASE 割り当て
1.6.5.2. マルチプレクサーのタイプ x
1.6.5.2.1. バイナリー・マルチプレクサー 1.6.5.2.2. セレクター・マルチプレクサー 1.6.5.2.3. プライオリティー・マルチプレクサー
1.6.6. 巡回冗長検査機能 x
1.6.6.1. パフォーマンスが重要な場合の速度の最適化 1.6.6.2. カスケードステージに代わる個別のCRCブロックの使用 1.6.6.3. ブロックのマージに代わる個別のCRCブロックの使用 1.6.6.4. 可能な場合のレイテンシーの活用 1.6.6.5. 使用していない場合にCRCブロックを無効にすることでの消費電力削減 1.6.6.6. 同期ロード (sload) 信号によるデバイスの初期化
2. 推奨されるデザイン手法 x
2.1. FPGA同期デザイン手法の順守 2.2. HDLのデザイン・ガイドライン 2.3. クロックおよびレジスター・コントロール・アーキテクチャー機能の使用 2.4. エンベデッドRAMの実装 2.5. デザイン・アシスタントにおけるデザイン規則のチェック 2.6. 推奨されるデザイン手法の改訂履歴
2.1. FPGA同期デザイン手法の順守 x
2.1.1. 同期デザインの実装 2.1.2. 非同期デザインの危険性
2.2. HDLのデザイン・ガイドライン x
2.2.1. インテル® Hyperflex™ FPGAアーキテクチャーにおける考慮事項 2.2.2. 組み合わせロジックの最適化 2.2.3. クロックスキームの最適化 2.2.4. 物理的な実装とタイミング・クロージャーの最適化 2.2.5. 消費電力の最適化 2.2.6. デザインのメタスタビリティーの管理
2.2.2. 組み合わせロジックの最適化 x
2.2.2.1. 組み合わせループの回避 2.2.2.2. 意図しないラッチ推論の回避 2.2.2.3. クロックパスでの遅延チェーンの回避 2.2.2.4. 同期パルス・ジェネレーターの使用
2.2.3. クロックスキームの最適化 x
2.2.3.1. 組み合わせロジックの出力のレジスター 2.2.3.2. 非同期クロック分周の回避 2.2.3.3. リップルカウンターの回避 2.2.3.4. クロック多重化の使用 2.2.3.5. ゲート付きクロックの使用 2.2.3.6. 同期クロックイネーブルの使用
2.2.3.5. ゲート付きクロックの使用 x
2.2.3.5.1. 推奨されるクロック・ゲーティング手法
2.2.4. 物理的な実装とタイミング・クロージャーの最適化 x
2.2.4.1. 物理的な実装のプランニング 2.2.4.2. FPGAリソースのプランニング 2.2.4.3. タイミング・クロージャーに向けた最適化 2.2.4.4. クリティカル・タイミング・パスの最適化
2.3. クロックおよびレジスター・コントロール・アーキテクチャー機能の使用 x
2.3.1. グローバル・リセット・リソースの使用 2.3.2. グローバル・クロック・ネットワーク・リソースの使用 2.3.3. クロック領域割り当てによるクロック制約の最適化 2.3.4. 非同期レジスター・コントロール信号の回避
2.3.1. グローバル・リセット・リソースの使用 x
2.3.1.1. 同期リセットの使用 2.3.1.2. 非同期リセットの使用 2.3.1.3. 同期非同期リセットの使用
2.3.3. クロック領域割り当てによるクロック制約の最適化 x
2.3.3.1. インテル® Stratix® 10デバイスにおけるクロック領域割り当て 2.3.3.2. インテル® Arria® 10および以前のデバイスファミリーでのクロック領域割り当て
2.5. デザイン・アシスタントにおけるデザイン規則のチェック x
2.5.1. デザイン・アシスタントのセットアップ 2.5.2. コンパイル時のデザイン・アシスタントの実行 2.5.3. 解析モードでのデザイン・アシスタントの実行 2.5.4. デザイン・アシスタントからのクロスプローブ 2.5.5. デザイン・アシスタント規則の管理 2.5.6. デザイン・アシスタント規則のカテゴリー
2.5.1. デザイン・アシスタントのセットアップ x
2.5.1.1. デザイン・アシスタント規則の重大度
2.5.2. コンパイル時のデザイン・アシスタントの実行 x
2.5.2.1. デザイン・アシスタント規則のヘルプへのアクセス
2.5.3. 解析モードでのデザイン・アシスタントの実行 x
2.5.3.1. Chip Plannerからのデザイン・アシスタントの起動 2.5.3.2. タイミング・アナライザーからのデザイン・アシスタントの起動
2.5.4. デザイン・アシスタントからのクロスプローブ x
2.5.4.1. デザイン・アシスタントからタイミング・アナライザーへのクロスプローブ 2.5.4.2. デザイン・アシスタントから視覚化ツールへのクロスプローブ
2.5.5. デザイン・アシスタント規則の管理 x
2.5.5.1. デフォルトの規則ごとの違反数の変更 2.5.5.2. 特定のコンパイラー・ステージに対する規則の有効化 2.5.5.3. 特定のコンパイラー・ステージに対する規則のパラメーターの指定 2.5.5.4. 規則の重大度レベルの変更 2.5.5.5. デザイン・アシスタント規則の免除 2.5.5.6. デザイン・アシスタントのタグ
2.5.5.5. デザイン・アシスタント規則の免除 x
2.5.5.5.1. デザイン・アシスタントにおける規則免除の作成 2.5.5.5.2. Design Assistant Waiverダイアログボックス 2.5.5.5.3. デザイン・アシスタントにおける規則免除の削除 2.5.5.5.4. デザイン・アシスタント規則免除のTclコマンド 2.5.5.5.5. drc::add_waiverコマンド 2.5.5.5.6. drc::get_waiversコマンド 2.5.5.5.7. drc::report_waiversコマンド
3. インテル® Quartus® Prime開発ソフトウェアによるメタスタビリティーの管理 x
3.1. インテル® Quartus® Prime開発ソフトウェアでのメタスタビリティー解析 3.2. メタスタビリティーとMTBFのレポート 3.3. MTBFの最適化 3.4. メタスタビリティーの影響の軽減 3.5. スクリプティングのサポート 3.6. メタスタビリティーの管理 3.7. インテル® Quartus® Prime開発ソフトウェアによるメタスタビリティーの管理の改訂履歴
3.1. インテル® Quartus® Prime開発ソフトウェアでのメタスタビリティー解析 x
3.1.1. データの同期レジスターチェーン 3.1.2. メタスタビリティー解析に向けたシンクロナイザーの特定 3.1.3. タイミング制約がシンクロナイザーの識別とメタスタビリティー解析におよぼす影響
3.2. メタスタビリティーとMTBFのレポート x
3.2.1. メタスタビリティー・レポート 3.2.2. MTBF計算におけるシンクロナイザーのデータ・トグル・レート
3.2.1. メタスタビリティー・レポート x
3.2.1.1. MTBF概要レポート 3.2.1.2. シンクロナイザー概要レポート 3.2.1.3. タイミング・アナライザーのシンクロナイザー・チェーン統計レポート
3.2.1.1. MTBF概要レポート x
3.2.1.1.1. デザインの標準的なMTBFとワーストケースのMTBF 3.2.1.1.2. シンクロナイザー・チェーン 3.2.1.1.3. 利用可能なセトリングタイムの増加
3.3. MTBFの最適化 x
3.3.1. 同期レジスターチェーン長
3.4. メタスタビリティーの影響の軽減 x
3.4.1. タイミング・アナライザーに向けた完全なシステム中心のタイミング制約の適用 3.4.2. 同期レジスター識別の強制 3.4.3. シンクロナイザーにおけるデータ・トグル・レートの設定 3.4.4. フィット時のメタスタビリティー最適化 3.4.5. シンクロナイザーを長くすることによる保護および最適化 3.4.6. シンクロナイザーで使用するステージ数の増加 3.4.7. より高速なスピードグレードのデバイスの選択
3.5. スクリプティングのサポート x
3.5.1. メタスタビリティー解析に向けたシンクロナイザーの特定 3.5.2. MTBF計算におけるシンクロナイザーのデータ・トグル・レート 3.5.3. report_metastabilityとTclコマンド 3.5.4. MTBFの最適化 3.5.5. 同期レジスターチェーン長
1. 推奨されるHDLコーディング・スタイル
2. 推奨されるデザイン手法
3. インテル® Quartus® Prime開発ソフトウェアによるメタスタビリティーの管理
4. インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの推奨事項のアーカイブ
A. インテル® Quartus® Prime プロ・エディションのユーザーガイド

1.4.1.8. トゥルー・デュアルポート同期RAM

このセクションのコード例では、Verilog HDLおよびVHDLのコードでトゥルー・デュアルポート同期RAMを推論しています。 合成ツールによっては、これらのタイプのメモリーのサポートが異なる場合があります。

インテルFPGAの同期メモリーブロックには2つの独立したアドレスポートがあり、2つの一意のアドレスでの同時操作が可能です。読み出し操作と書き込み操作では、同じアドレスを共有している場合に、同じポートを共有することができます。

インテル® Quartus® Prime開発ソフトウェアは、Verilog HDLおよびVHDLのトゥルー・デュアルポートRAMを推論します。それには次の特徴があります。

  • 同じクロックサイクルでの独立した読み出しまたは書き込み操作の任意の組み合わせ
  • 最大2つの一意のポートアドレス
  • 1クロックサイクルにおいて、1つまたは2つの一意のアドレスで次の内容を実行することができます。
    • 2つの読み出しと1つの書き込み
    • 2つの書き込みと1つの読み出し
    • 2つの書き込みと2つの読み出し

同期RAMブロックのアーキテクチャーでは、2つのポート間に優先順位はありません。したがって、両方のポートで同じ位置に同時に書き込みを行う場合のデバイス・アーキテクチャーでの結果は不確定です。デザインを専用のハードウェア・メモリー・ブロックに実装する場合は、HDLコードでメモリーブロックへの書き込みの優先順位を暗示していないことを確認する必要があります。例えば、両方のポートが同じプロセスブロックで定義されている場合、コードは順番に合成およびシミュレーションされます。よって、2つのポート間には優先順位ができます。コードで優先順位を暗示している場合、ロジックはデバイスのRAMブロックに実装することができず、通常のロジックセルに実装されます。また、RAMブロックのRead-During-Write動作を考慮し、デバイスのRAMアーキテクチャーに直接マッピングできるようにする必要があります。

読み出し操作と書き込み操作が同じポートで同じアドレスに対して行われると、読み出し操作は次のように動作します。

  • Read new data - インテル® Arria® 10 および インテル® Stratix® 10 デバイスでこの動作をサポートしています。
  • Read old data - サポートされていません。

読み出し操作と書き込み操作が異なるポートで同じアドレスに対して行われると (混合ポートとも呼ばれる)、読み出し操作は次のように動作します。

  • Read new data - インテル® Quartus® Prime プロ・エディションの合成では、バイパスロジックを同期メモリーブロックの周囲に作成することで、このモードをサポートします。
  • Read old data - インテル® Arria® 10および インテル® Cyclone® 10デバイスでこの動作をサポートしています。
  • Read don’t care - 同期メモリーブロックは、シンプル・デュアルポート・モードでこの動作をサポートします。

Verilog HDLシングルクロック・コード例は、 インテル® Arria® 10同期メモリーブロックに直接マッピングされます。読み出し操作と書き込み操作が同じポートで同じアドレスに対して行われると、メモリーに書き込まれる新しいデータが読み出されます。読み出し操作と書き込み操作が異なるポートで同じアドレスに対して行われると、メモリーの古いデータが読み出されます。両方のポートで同じ位置に対して同時に書き込みを行う場合の動作は不確定です。

同じ動作を記述するこのデザインのデュアルクロック・バージョンを生成すると、ターゲットデバイスの推論メモリーは、未定義の混合ポートRead-During-Write動作を示します。これは、クロック間の関係に依存しているために起こります。

Verilog HDLトゥルー・デュアルポートRAM (シングルクロック使用)

/ Quartus Prime Verilog Template
// True Dual Port RAM with single clock
//
// Read-during-write behavior is undefined for mixed ports 
// and "new data" on the same port

module true_dual_port_ram_single_clock
#(parameter DATA_WIDTH=8, parameter ADDR_WIDTH=6)
(
	input [(DATA_WIDTH-1):0] data_a, data_b,
	input [(ADDR_WIDTH-1):0] addr_a, addr_b,
	input we_a, we_b, clk,
	output reg [(DATA_WIDTH-1):0] q_a, q_b
);

	// Declare the RAM variable
	reg [DATA_WIDTH-1:0] ram[2**ADDR_WIDTH-1:0];

	// Port A 
	always @ (posedge clk)
	begin
		if (we_a) 
		begin
			ram[addr_a] = data_a;
		end
		q_a <= ram[addr_a];
	end 

	// Port B 
	always @ (posedge clk)
	begin
		if (we_b) 
		begin
			ram[addr_b] = data_b;
		end
		q_b <= ram[addr_b];
	end

endmodule

VHDL読み出しステートメント例

-- Port A
process(clk)
	begin
	if(rising_edge(clk)) then 
		if(we_a = '1') then
			ram(addr_a) := data_a;
		end if;
		q_a <= ram(addr_a);
	end if;
end process;

-- Port B
process(clk)
	begin
	if(rising_edge(clk)) then 
		if(we_b = '1') then
			ram(addr_b) := data_b;
		end if;
		q_b <= ram(addr_b);
	end if;
end process;

VHDLシングルクロック・コード例は、インテルFPGA同期メモリーに直接マッピングされます。読み出し操作と書き込み操作が同じポートで同じアドレスに対して行われると、メモリーに書き込まれる新しいデータが読み出されます。読み出し操作と書き込み操作が異なるポートで同じアドレスに対して行われると、 インテル® Arria® 10および インテル® Cyclone® 10デバイスの場合は古いデータになり 、 インテル® Stratix® 10デバイスの場合は未定義です。両方のポートで同じ位置に対して同時に書き込みを行う場合の動作は不確定です。

同じ動作を記述するこのデザインのデュアルクロック・バージョンを生成すると、ターゲットデバイスのメモリーは、未定義の混合ポートRead-During-Write動作を示します。これは、クロック間の関係に依存しているために起こります。

VHDLトゥルー・デュアルポートRAM (シングルクロック使用)

-- Quartus Prime VHDL Template
-- True Dual-Port RAM with single clock
--
-- Read-during-write behavior is undefined for mixed ports 
-- and "new data" on the same port

library ieee;
use ieee.std_logic_1164.all;

entity true_dual_port_ram_single_clock is

	generic 
	(
		DATA_WIDTH : natural := 8;
		ADDR_WIDTH : natural := 6
	);

	port 
	(
		clk		: in std_logic;
		addr_a	: in natural range 0 to 2**ADDR_WIDTH - 1;
		addr_b	: in natural range 0 to 2**ADDR_WIDTH - 1;
		data_a	: in std_logic_vector((DATA_WIDTH-1) downto 0);
		data_b	: in std_logic_vector((DATA_WIDTH-1) downto 0);
		we_a	: in std_logic := '1';
		we_b	: in std_logic := '1';
		q_a		: out std_logic_vector((DATA_WIDTH -1) downto 0);
		q_b		: out std_logic_vector((DATA_WIDTH -1) downto 0)
	);

end true_dual_port_ram_single_clock;

architecture rtl of true_dual_port_ram_single_clock is

	-- Build a 2-D array type for the RAM
	subtype word_t is std_logic_vector((DATA_WIDTH-1) downto 0);
	type memory_t is array(2**ADDR_WIDTH-1 downto 0) of word_t;

	-- Declare the RAM 
	shared variable ram : memory_t;

begin

	-- Port A
	process(clk)
	begin
	if(rising_edge(clk)) then 
		if(we_a = '1') then
			ram(addr_a) := data_a;
		end if;
		q_a <= ram(addr_a);
	end if;
	end process;

	-- Port B 
	process(clk)
	begin
	if(rising_edge(clk)) then 
		if(we_b = '1') then
			ram(addr_b) := data_b;
		end if;
  	    q_b <= ram(addr_b);
	end if;
	end process;

end rtl;
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