インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの推奨事項

ID 683082
日付 8/03/2023
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ドキュメント目次

3. インテル® Quartus® Prime開発ソフトウェアによるメタスタビリティーの管理

インテル® Quartus® Prime開発ソフトウェアを使用して、非同期信号の同期によって発生するメタスタビリティーによる平均故障間隔 (MTBF) を解析し、デザインを最適化してメタスタビリティーのMTBFを改善することができます。

FPGAなどのデジタルデバイスのすべてのレジスターには信号のタイミング要件が定義されており、それによって各レジスターの入力ポートでのデータの正しいキャプチャー、および出力信号の生成が可能になります。信頼性の高い動作を保証するには、レジスターへの入力がクロックエッジ前に必要最低時間安定している必要があります (レジスターのセットアップ時間であるtSU)。また、クロックエッジ後にも必要最低時間安定している必要があります (レジスターのホールド時間であるtH)。レジスターの出力は、指定されているクロックから出力までの遅延 (tCO) 後に利用可能になります。

データがセットアップ時間またはホールド時間の要件に違反している場合、レジスターの出力がメタスタビリティー状態になる可能性があります。メタスタビリティー状態では、レジスターの出力での電圧がHighとLowの間の値で停滞します。これは、定義されているHighまたはLowの状態への出力の遷移が、指定されているtCOを超えて遅延することを意味します。安定しない信号では、異なる宛先レジスターで異なる値をキャプチャーする可能性があります。これは、システム障害の原因になります。

同期システムでは、入力信号は常にレジスターのタイミング要件を満たしている必要があるため、メタスタビリティーは発生しません。メタスタビリティーの問題は通常、無関係または非同期のクロックドメインにある回路間で信号が転送される際に、信号が宛先のクロックに対して無関係に到着することができるために発生します。

メタスタビリティーによるMTBFは、メタスタビリティーがデザインエラーを引き起こす可能性があるインスタンス間の推定平均時間です。MTBFが大きい場合 (メタスタビリティー障害の間隔が数百年または数千年など) は、デザインが堅牢であることを示しています。許容可能なMTBFターゲットをシステム全体の観点から決定します。また、MTBFの計算が統計的な推定値であることを考慮してください。

特定の信号転送、またはデザイン内のすべての転送におけるメタスタビリティーのMTBFは、デザインとデバイス特性に関する情報を使用して計算することができます。デザインのメタスタビリティーによるMTBFを改善することで、信号転送がデバイスでメタスタビリティーの問題を引き起こす可能性が低減します。

インテル® Quartus® Prime開発ソフトウェアは、インテルデザインにおけるメタスタビリティー管理に役立つ解析、最適化、レポート機能を提供します。これらのメタスタビリティーに対する機能は、 インテル® Quartus® Primeタイミング・アナライザーで制約しているデザインのみをサポートします。一部のデバイスファミリーでは、MBTFの標準値およびワーストケースの値が生成されます。