インテルのみ表示可能 — GUID: yom1486073324557
Ixiasoft
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2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド
これらのIPコアのうち1つ以上をインスタンス化して、デザインにPR機能のハンドシェイクを実装し、ロジックをフリーズします。または、独自のPRハンドシェイクを作成し、PR領域とインターフェイス接続するロジックをフリーズします。
Intel® FPGA IP | 説明 | 使用方法 |
---|---|---|
Partial Reconfiguration Controller Intel® FPGA IP |
インテル® Stratix® 10または インテル® Agilex™ のパーシャル・リコンフィグレーション・ビットストリームを送信する専用のIPコンポーネント。PRビットストリームでは、リコンフィグレーションを実行するために、FPGAのCRAMビットを調整します。 |
インテル® Stratix® 10または インテル® Agilex™ FPGAごとに1つのインスタンス |
Partial Reconfiguration External Configuration Controller Intel® FPGA IP | 専用PRピンを介した外部ソース経由の インテル® Stratix® 10および インテル® Agilex™ FPGAパーシャル・リコンフィグレーションをサポートするIPコンポーネント。4 | インテル® Stratix® 10または インテル® Agilex™ FPGAごとに1つのインスタンス、外部コンフィグレーション |
Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP |
パーシャル・リコンフィグレーション・ビットストリームを インテル® Arria® 10または インテル® Cyclone® 10 GX FPGAに送信する専用のIPコンポーネント。PRビットストリームでは、リコンフィグレーションを実行するために、FPGAのCRAMビットを調整します。 |
インテル® Arria® 10または インテル® Cyclone® 10 GX FPGAごとに1つのインスタンス、内部または外部コンフィグレーション |
Partial Reconfiguration Region Controller Intel® FPGA IP |
PR領域とのハンドシェイクを制御するブロックへの標準 Avalon® Memory Mapped (Avalon-MM) インターフェイスを提供します。PR領域の停止、リセット、および再起動が、PRハンドシェイクに従って行われることを保証します。 |
PR領域ごとに1つのインスタンス |
Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP |
Avalon-MMインターフェイスのPR領域にフリーズ機能を提供します。 |
各PR領域の各インターフェイスに1つのインスタンス |
Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP |
Avalon® Streaming (Avalon-ST) インターフェイスのPR領域にフリーズ機能を提供します 。 |
各PR領域の各インターフェイスに1つのインスタンス |
セクションの内容
内部および外部PRホスト・コンフィグレーション
Partial Reconfiguration Controller Intel FPGA IP
Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
Partial Reconfiguration External Configuration Controller Intel FPGA IP
Partial Reconfiguration Region Controller Intel FPGA IP
Avalon-MM Partial Reconfiguration Freeze Bridge Intel FPGA IP
Avalon-ST Partial Reconfiguration Freeze Bridge Intel FPGA IP
インテルFPGA IPの生成およびシミュレーション
インテル Quartus Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴