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1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
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1.8.1. 集約リビジョンでのタイミング解析の実行
複数のPR領域を含むデザインのタイミング・クロージャーを確実に行うには、考えられるすべてのPR領域の組み合わせに対して集約リビジョンを作成し、タイミング解析を実行します。
- Revisionsダイアログボックスを開くには、Project > Revisionsをクリックします。
- 新しいリビジョンを作成するには、<<new revision>> をダブルクリックします。
- Revision nameを指定し、Based on Revisionでベースリビジョンを選択します。
- ポストフィット・データベースをベースコンパイル (スタティック・パーティション) からエクスポートするには、次のコマンドを インテル® Quartus® Primeシェルに入力します。
quartus_cdb <project name> <base revision> --export_block \ "root_partition" --snapshot final --file \ "<base revision name>.qdb"
注: スタティック領域およびPR領域に .sdc および .ip ファイルをすべて含めるようにしてください。クロック検出のため、PR Controller IPの .sdc ファイルが、IPコアが使用するクロックを作成する .sdc ファイルのエントリーに従っていることを確認します。この命令を容易にするために、PR Controller IPの .ip ファイルの前に、プロジェクト・リビジョンの .qsf ファイルでクロックを作成するために使用する .ip または .sdc ファイルがあることを確認します。詳細は、パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド を参照してください。 - ポストフィット・データベースを複数のペルソナ (PR実装リビジョン用) からエクスポートするには、次のコマンドを インテル® Quartus® Primeシェルに入力します。
quartus_cdb <project name> -c <PR1 revision> --export_block \ <PR1 Partition name> --snapshot final --file "pr1.qdb" quartus_cdb <project name> -c <PR2 revision> --export_block \ <PR2 Partition name> --snapshot final --file "pr2.qdb"
- スタティック領域のポストフィット・データベースを集約リビジョンとしてインポートするには、次のコマンドを インテル® Quartus® Primeシェルに入力します。
quartus_cdb <project name> -c <aggr_rev> --import_block \ "root_partition" --file "<base revision name>.qdb" quartus_cdb <project name> -c <aggr_rev> --import_block \ <PR1 partition name> --file "pr1.qdb" quartus_cdb <project name> -c <aggr_rev> --import_block \ <PR2 Partition name> --file "pr2.qdb"
- すべてのパーティションのポストフィット・データベースを統合するには、次のコマンドを インテル® Quartus® Primeシェルに入力します。
quartus_fit <project name> -c <aggr_rev>
注: Fitterにより、ポストフィット・データベースの正当性の検証、ネットリストの結合、およびタイミング解析が行われます。Fitterではデザインの再配線は行いません。 - タイミング解析を集約リビジョンで実行するには、次のコマンドを インテル® Quartus® Primeシェルに入力します。
quartus_sta <proj name> -c <aggr_rev>
- 考えられるすべてのPRペルソナの組み合わせについて、集計リビジョンのタイミング解析を実行します。特定のペルソナのタイミング・クロージャーが失敗した場合は、ペルソナを再コンパイルし、タイミング解析を再度実行します。