インテル® Quartus® Primeプロ・エディション ユーザーガイド: パーシャル・リコンフィグレーション

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ID 683834
日付 5/11/2020
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ドキュメント目次
ドキュメント目次 x
1. パーシャル・リコンフィグレーション・デザインの作成 2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド A. インテル® Quartus® Primeプロ・エディション ユーザーガイド
1. パーシャル・リコンフィグレーション・デザインの作成 x
1.1. パーシャル・リコンフィグレーション用語 1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス 1.3. 内部ホストのパーシャル・リコンフィグレーション 1.4. 外部ホストのパーシャル・リコンフィグレーション 1.5. パーシャル・リコンフィグレーション・デザインの考慮事項 1.6. パーシャル・リコンフィグレーション・デザイン・フロー 1.7. 階層型パーシャル・リコンフィグレーション 1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析 1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション 1.10. パーシャル・リコンフィグレーション・デザインのデバッグ 1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン) 1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン) 1.13. PRプログラミング・エラーの回避 1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート 1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項 x
1.5.1. パーシャル・リコンフィグレーション・デザイン・ガイドライン 1.5.2. PRファイルの管理 1.5.3. PR領域の初期条件の評価 1.5.4. PR領域に対するラッパーロジックの作成 1.5.5. PR領域に対するフリーズロジックの作成 1.5.6. PR領域レジスターのリセット 1.5.7. PR領域でのグローバル信号の昇格 1.5.8. クロックおよびその他のグローバル配線のプランニング 1.5.9. 内容を初期化したオンチップメモリーのクロックイネーブルの実装
1.5.7. PR領域でのグローバル信号の昇格 x
1.5.7.1. 行クロック領域境界の表示
1.5.9. 内容を初期化したオンチップメモリーのクロックイネーブルの実装 x
1.5.9.1. クロック・ゲーティング
1.6. パーシャル・リコンフィグレーション・デザイン・フロー x
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定 1.6.2. ステップ2 : デザイン・パーティションの作成 1.6.3. ステップ3 : デザインのフロアプラン 1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.5. ステップ5 : ペルソナの定義 1.6.6. ステップ6 : ペルソナのリビジョンの作成 1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート 1.6.8. ステップ8 : PR実装リビジョンのセットアップ 1.6.9. ステップ9 : FPGAデバイスのプログラミング
1.6.3. ステップ3 : デザインのフロアプラン x
1.6.3.1. フロアプラン制約の段階的適用
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 x
1.6.4.1. Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.4.2. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IPの追加
1.6.9. ステップ9 : FPGAデバイスのプログラミング x
1.6.9.1. PRビットストリーム・ファイルの生成 1.6.9.2. パーシャル・リコンフィグレーション・ビットストリームの互換性チェック 1.6.9.3. ロウ・バイナリ・プログラミング・ファイル・バイト・シーケンスの送信例 1.6.9.4. 複数の .pmsfファイルをマージして1つの .pmsfファイルを生成する
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析 x
1.8.1. 集約リビジョンでのタイミング解析の実行
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション x
1.9.1. パーシャル・リコンフィグレーション・シミュレーション・フロー
1.9.1. パーシャル・リコンフィグレーション・シミュレーション・フロー x
1.9.1.1. PRペルソナ置き換えのシミュレーション 1.9.1.2. altera_pr_persona_if モジュール 1.9.1.3. altera_pr_wrapper_mux_out モジュール 1.9.1.4. altera_pr_wrapper_mux_in モジュール
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ x
1.10.1. Signal Tap Logic Analyzerを使用したPRデザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン) x
1.11.1. PRビットストリームのセキュリティーの使用ケース (インテルStratix 10および インテル® Agilex™ デザイン) 1.11.2. PRビットストリームのセキュリティー検証の使用 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン) x
1.12.1. 暗号化PRビットストリームの生成 (インテルArria 10または インテル® Cyclone® 10 GXデザイン) 1.12.2. ビットストリームの暗号化および圧縮のClock-to-Data比 （インテルArria 10または インテル® Cyclone® 10 GXデザイン) 1.12.3. データ圧縮の比較
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート x
1.14.1. PRデザインのバージョン互換データベースのフロー 1.14.2. PRデザインのバージョン互換コンパイル・データベースの生成
2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド x
2.1. 内部および外部PRホスト・コンフィグレーション 2.2. Partial Reconfiguration Controller Intel® FPGA IP 2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP 2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.8. インテルFPGA IPの生成およびシミュレーション 2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ 2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
2.2. Partial Reconfiguration Controller Intel® FPGA IP x
2.2.1. メモリーマップ 2.2.2. パラメーター 2.2.3. ポート 2.2.4. タイミング仕様
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP x
2.3.1. スレーブ・インターフェイス 2.3.2. リコンフィグレーション・シーケンス 2.3.3. 割り込みインターフェイス 2.3.4. パラメーター 2.3.5. ポート 2.3.6. タイミング仕様 2.3.7. PR制御ブロックおよびCRCブロックVerilog HDLの手動インスタンス化 2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 2.3.9. PR制御ブロック信号 2.3.10. インテルArria 10または インテル® Cyclone® 10 GXデザイン向け外部ホストのコンフィグレーション
2.3.4. パラメーター x
2.3.4.1. エラー検出CRCの要件
2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 x
2.3.8.1. PR制御ブロックおよびCRCブロックのVHDLコンポーネント宣言
2.3.9. PR制御ブロック信号 x
2.3.9.1. PR制御ブロック信号のタイミング図
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP x
2.4.1. パラメーター 2.4.2. ポート 2.4.3. インテルStratix 10または インテル® Agilex™ デザイン向け外部ホストのコンフィグレーション
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. レジスター 2.5.2. パラメーター 2.5.3. ポート
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.6.1. パラメーター 2.6.2. インターフェイス・ポート
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.7.1. パラメーター 2.7.2. ポート
2.8. インテルFPGA IPの生成およびシミュレーション x
2.8.1. IPコアの生成 (インテルQuartus Primeプロ・エディション) 2.8.2. Freeze Bridge更新スクリプトの実行 2.8.3. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 2.8.4. インテル® Arria® 10および インテル® Cyclone® 10 GX PR制御ブロックのシミュレーション・モデル 2.8.5. PRペルソナ・シミュレーション・モデルの生成
1. パーシャル・リコンフィグレーション・デザインの作成
2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド
A. インテル® Quartus® Primeプロ・エディション ユーザーガイド

1.6.2. ステップ2 : デザイン・パーティションの作成

パーシャル・リコンフィグレーションを行う各PR領域に対してデザイン・パーティションを作成します。デザインには、独立したパーティションまたはPR領域をいくつでも作成できます。 Project NavigatorまたはDesign Partitionsウィンドウからパーシャル・リコンフィグレーション用のデザイン・パーティションを作成します。

デザイン・パーティションは、デザインの論理的なパーティション分割であって、デバイス上の物理領域は指定しません。パーティションをFPGAの特定の領域に関連付けるには、Logic Lock Regionのフロアプラン・アサインメントを使用します。パーティションによってデザインの最適化が妨げられるのを回避するため、ロジックを同一パーティション内でグループ化します。デザインのPRフローに親パーティションと子パーティションが含まれている場合は、デザイン内に複数の親パーティションまたは子パーティション、および複数レベルのPRパーティションを定義します。

Reconfigurableパーティションを作成すると、Compilerでは、パーティションの合成後の結果を保存し、合成後のネットリストを再利用します。これは、再合成を必要とするパーティションの変更がない場合に当てはまります。それ以外の場合、Compilerでは、パーティションをソースファイルから再合成します。Compilerでは、Reconfigurable パーティションの各インターフェイスにワイヤーLUTを追加し、PR互換性の追加チェックを実行します。パーティションを作成する前にエラボレーションを実行してください。

デザイン・パーティションの作成

次の手順に従って、デザイン・パーティションを作成します。

  1. Processing > Start > Start Analysis & Elaborationの順にクリックします。
  2. Project NavigatorでHierarchyタブのインスタンスを右クリックし、Design Partition > Set as Design Partitionをクリックします。デザイン・パーティションのアイコンが、作成した各パーティションの横に表示されます。
  3. プロジェクト内のすべてのデザイン・パーティションを表示および編集するには、Assignments > Design Partitions Window をクリックします。
  4. パーティションの適切な設定の指定をDesign Partitions Windowウィンドウで行います。
    表 5.  デザイン・パーティションの設定
    オプション 説明
    Partition Name パーティション名を指定します。各パーティション名は一意であり、英数字のみで構成する必要があります。 インテル® Quartus® Prime開発ソフトウェアは、プロジェクト・リビジョンごとに上位の (|) 「root_partition」を自動的に作成します。
    Hierarchy Path パーティションに割り当てるエンティティーのインスタンスの階層パスを指定します。この値は、Create New Partitionダイアログボックスで指定します。ルート・パーティションの階層パスは、| です。
    Type ダブルクリックすることで、次のパーティション・タイプのいずれかを指定します。これにより、コンパイラーにおけるパーティションの処理および実装を制御します。
    • Default - 標準パーティションを識別します。コンパイラーは、関連するデザイン・ソース・ファイルを使用してパーティションを処理します。
    • Reconfigurable - パーシャル・リコンフィグレーション・フローにおけるリコンフィグレーション可能なパーティションを識別します。Reconfigurableタイプを指定し、合成結果を保持しながら、PRフローでのパーティションの再フィットを可能にします。
    • Reserved Core - ブロックベースのデザインフローにおけるパーティションを識別します。このパーティションは、コンシューマーがデバイス・ペリフェラルを再利用してコア開発を行う目的で予約されています。
    Preservation Level 次のいずれかの保存レベルをパーティションに指定します。
    • Not Set - 保存レベルを指定しません。パーティションは、ソースファイルからコンパイルされます。
    • synthesized - パーティションは、合成スナップショットを使用してコンパイルされます。
    • final - パーティションは、最終スナップショットを使用してコンパイルされます。

    Preservation Levelがsynthesizedまたはfinalの場合、ソースコードに対する変更は合成に反映されません。

    Empty コンパイラーがスキップする空のパーティションを指定します。この設定は、同じパーティションでPeriphery Reuse CoreおよびPartition Database Fileが設定されている場合に互換性がありません。Preservation LevelはNot Setにする必要があります。空のパーティションに子パーティションを含めることはできません。
    Partition Database File Partition Database File (.qdb) を指定します。コンパイラーは、パーティションのコンパイル時にこのファイルを使用します。再利用するコンパイルステージの.qdbをエクスポートします (synthesizedまたはfinal)。.qdbをパーティションに割り当て、これらの結果を別のコンテキストで再利用します。
    Entity Re-binding
    • PR Flow - 各実装リビジョンでデフォルトのペルソナを置き換えるエンティティーを指定します。
    • Root Partition Reuse Flow - コンシューマーによるプロジェクトで予約済みのコアロジックを置き換えるエンティティーを指定します。
    Color Chip PlannerおよびDesign Partition Plannerで表示するパーティションの色分けを指定します。
    Post Synthesis Export File 解析および合成の実行時に、パーティションの合成後のコンパイル結果を指定されている.qdbに自動的にエクスポートします。親パーティションが保存されていないデザイン・パーティションを自動的にエクスポートすることができます。これにはroot_partitionが含まれます。
    Post Final Export File フィッターの最終ステージ実行時に、パーティションの最終コンパイル後の結果を指定されている.qdbに自動的にエクスポートします。親パーティションが保存されていないデザイン・パーティションを自動的にエクスポートすることができます。これにはroot_partitionが含まれます。
    図 19. Design Partitions Window
レベル 2 の表題