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1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
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1.5.9. 内容を初期化したオンチップメモリーのクロックイネーブルの実装
次のガイドラインに従って、内容を初期化したオンチップメモリーのクロックイネーブルを実装します。
- 初期化された内容を持つメモリーに対するPRプログラミング中のスプリアス書き込みを回避するには、クロックイネーブル回路をM20KまたはMLAB RAMと同じPR領域に実装します。この回路は、スタティック領域からのアクティブHighのクリア信号に依存します。
- PRプログラミングを開始する前に、この信号をアサートしてメモリーのクロックイネーブルをディスエーブルします。システムのPRコントローラーは、PRプログラミングの完了時にクリア信号をデアサートする必要があります。フリーズ信号をこの目的で使用します。
- インテル® Quartus® Prime IP Catalogまたはプラットフォーム・デザイナーを使用し、この回路を自動的に追加するオプションを含むOn-Chip Memory Intel FPTA IPコアおよびRAM Intel® FPGA IPをインスタンス化します。
図 16. PR領域のRAMクロックイネーブル回路
クロックイネーブルのVerilog RTL
reg ce_reg; reg [1:0] ce_delay; always @(posedge clock, posedge freeze) begin if (freeze) begin ce_delay <= 2'b0; end else begin ce_delay <= {ce_delay[0], 1'b1}; end end always @(posedge clock, negedge ce_delay[1]) begin if (~ce_delay[1]) begin ce_reg <= 1'b0; end else begin ce_reg <= clken_in; end end wire ram_wrclocken; assign ram_wrclocken = ce_reg;
クロックイネーブルのVHDL RTL
ENTITY mem_enable_vhd IS PORT( clock : in std_logic; freeze : in std_logic; clken_in : in std_logic; ram_wrclocken : out std_logic); END mem_enable_vhd; ARCHITECTURE behave OF mem_enable_vhd is SIGNAL ce_reg: std_logic; SIGNAL ce_delay: std_logic_vector(1 downto 0); BEGIN PROCESS (clock, freeze) BEGIN IF ((clock'EVENT AND clock = '1') or (freeze'EVENT AND freeze = '1')) THEN IF (freeze = '1') THEN ce_delay <= "00"; ELSE ce_delay <= ce_delay(0) & '1'; END IF; END IF; END PROCESS; PROCESS (clock, ce_delay(1)) BEGIN IF ((clock'EVENT AND clock = '1') or (ce_delay(1)'EVENT AND ce_delay(1) = '0')) THEN IF (ce_delay(1) = '0') THEN ce_reg <= '0'; ELSE ce_reg <= clken_in; END IF; END IF; END PROCESS; ram_wrclocken <= ce_reg; END ARCHITECTURE behave;