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1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
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2.3.4.1. エラー検出CRCの要件
次に説明するのは、さまざまなPRコンフィグレーション方法とパラメーターの組み合わせを使用してエラー検出CRCオプションをイネーブルするための要件です。Assignments > Device > Device & Pin Options > Error Detection CRC > Enable Error Detection Checkをクリックし、PRビットストリーム生成の前にEDCRCをイネーブルします。
注: Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IPを使用する際、Input data widthが32ビットで、Passive Parallel x1、x8、またはx16コンフィグレーションの場合、Enable Error Detection Checkオプションはオンにし、Divide error detection frequency byの値は2または4にしてください。
注: Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IPを使用する際、Input data widthが32ビットで、Passive Parallel x32コンフィグレーションの場合、PRでは、Enable Error Detection Checkのオンまたはオフをサポートします。Enable Error Detection Checkがオンの場合、PRでは、Divide error detection frequency byのいずれの値もサポートします。
注: Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IPを使用する際、Input data widthが16ビットで、Passive Parallel x1、x8、x16、またはx32コンフィグレーションの場合、PRでは、Enable Error Detection Check オンまたはオフをサポートします。Enable Error Detection Checkがオンの場合、PRでは、Divide error detection frequency byのいずれの値もサポートします。
PR IP入力データ幅 | コンフィグレーション・モード | Enable Error Detection Check | PRサポート |
---|---|---|---|
1、8、16 | Passive Parallel x1、x8、x16 | オフ | サポートあり |
1、8、16 | Passive Parallel x1、x8、x16 | オン | Divide error detection frequency byのいずれの値でもサポートあり |
32 | Passive Parallel x1、x8、x16 | オフ | サポートなし |
32 | Passive Parallel x1、x8、x16 | オン | Divide error detection frequency by の値が2または4の場合のみサポートあり |
1、8、16、32 | Passive Parallel x32 | オフ | サポートあり |
1、8、16、32 | Passive Parallel x32 | オン | Divide error detection frequency byのいずれの値でもサポートあり |