インテルのみ表示可能 — GUID: hri1486074739542
Ixiasoft
1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
インテルのみ表示可能 — GUID: hri1486074739542
Ixiasoft
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
Partial Reconfiguration Region Controller Intel® FPGA IPで提供されるFreeze Controlブロックを介した標準インターフェイスでは、PR領域とのハンドシェイクを制御します。PRハンドシェイクにより、PR領域トランザクションは、インターフェイスがフリーズする前に完了します。
図 56. Partial Reconfiguration Region Controller IPコア
IP Component | 説明 |
---|---|
Freeze Control and Status Register | freeze 出力信号を生成するステータスレジスターをフリーズします。 |
Freeze Control Block | PRハンドシェイクを実行し、PR領域をリセットします。 |
Conduit Splitter | コントローラーの freeze 信号を1つ以上のFreeze Bridgeコンポーネントに接続します。Freeze Control Blockから freeze を受信し、freeze 入力信号を1つ以上の freeze 出力信号に割り当てます。 |
Conduit Merger | 1つ以上のFreeze Bridgeコンポーネントからの illegal_request 信号をPR Region Controllerに接続します。 illegal_request は、Freeze Bridgeからのシングルビット出力信号です。Conduit Mergerでは、複数のFreeze Bridgeからのシングルビット信号をマルチビット・バスに連結します。Conduit Mergerでは、バスをFreeze Control Blockに接続します。 |