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1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
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2.3.9. PR制御ブロック信号
次の表は、Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IPのインターフェイス信号の一覧です。
信号 | 幅 | 入力/出力 | 説明 |
---|---|---|---|
pr_data | [31:0] | 入力 | コンフィグレーション・ビットストリームを運びます。 |
pr_done | 1 | 出力 | PRプロセスが完了したことを示します。 |
pr_ready | 1 | 出力 | 制御ブロックが制御ロジックからのPRデータを受け入れる準備ができていることを示します。 |
pr_error | 1 | 出力 | パーシャル・リコンフィグレーションのエラーを示します。 |
pr_request | 1 | 入力 | PRプロセスの開始準備ができていることを示します。 |
corectl | 1 | 入力 | パーシャル・リコンフィグレーションを内部で実行するか、ピンを介して行うかを決定します。 |
注:
- コンフィグレーション幅は8、16、または32ビットを指定します。ただし、インターフェイスでは常に32ピンを使用します。
- すべての入力および出力は、PR クロック (clk) に非同期です。data 信号は例外です。 data 信号は clk 信号と同期しています。
- PRクロックはフリーランニングでなければなりません。
- data 信号は、ready 信号の待機中は0でなければなりません。