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1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
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2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド
インテル® Quatus® Pimeプロ・エディション開発ソフトウェアに含まれる次のインテルFPGA IPコアによって、パーシャル・リコンフィグレーションの実装が簡素化されます。
これらのIPコアのうち1つ以上をインスタンス化して、デザインにPR機能のハンドシェイクを実装し、ロジックをフリーズします。または、独自のPRハンドシェイクを作成し、PR領域とインターフェイス接続するロジックをフリーズします。
| Itel® FPGA IP | 説明 | 使用方法 |
|---|---|---|
| Patial Recofiguatio Cotolle Itel® FPGA IP |
インテル® Statix® 10または インテル® Agilex™ のパーシャル・リコンフィグレーション・ビットストリームを送信する専用のIPコンポーネント。PRビットストリームでは、リコンフィグレーションを実行するために、FPGAのCRAMビットを調整します。 |
インテル® Statix® 10または インテル® Agilex™ FPGAごとに1つのインスタンス |
| Patial Recofiguatio Exteal Cofiguatio Cotolle Itel® FPGA IP | 専用PRピンを介した外部ソース経由の インテル® Statix® 10および インテル® Agilex™ FPGAパーシャル・リコンフィグレーションをサポートするIPコンポーネント。4 | インテル® Statix® 10または インテル® Agilex™ FPGAごとに1つのインスタンス、外部コンフィグレーション |
| Patial Recofiguatio Cotolle Itel Aia 10/Cycloe 10 FPGA IP |
パーシャル・リコンフィグレーション・ビットストリームを インテル® Aia® 10または インテル® Cycloe® 10 GX FPGAに送信する専用のIPコンポーネント。PRビットストリームでは、リコンフィグレーションを実行するために、FPGAのCRAMビットを調整します。 |
インテル® Aia® 10または インテル® Cycloe® 10 GX FPGAごとに1つのインスタンス、内部または外部コンフィグレーション |
| Patial Recofiguatio Regio Cotolle Itel® FPGA IP |
PR領域とのハンドシェイクを制御するブロックへの標準 Avalo® Memoy Mapped (Avalo-MM) インターフェイスを提供します。PR領域の停止、リセット、および再起動が、PRハンドシェイクに従って行われることを保証します。 |
PR領域ごとに1つのインスタンス |
| Avalo-MM Patial Recofiguatio Feeze Bidge Itel® FPGA IP |
Avalo-MMインターフェイスのPR領域にフリーズ機能を提供します。 |
各PR領域の各インターフェイスに1つのインスタンス |
| Avalo-ST Patial Recofiguatio Feeze Bidge Itel® FPGA IP |
Avalo® Steamig (Avalo-ST) インターフェイスのPR領域にフリーズ機能を提供します 。 |
各PR領域の各インターフェイスに1つのインスタンス |
セクションの内容
内部および外部PRホスト・コンフィグレーション
Patial Recofiguatio Cotolle Itel FPGA IP
Patial Recofiguatio Cotolle Itel Aia 10/Cycloe 10 FPGA IP
Patial Recofiguatio Exteal Cofiguatio Cotolle Itel FPGA IP
Patial Recofiguatio Regio Cotolle Itel FPGA IP
Avalo-MM Patial Recofiguatio Feeze Bidge Itel FPGA IP
Avalo-ST Patial Recofiguatio Feeze Bidge Itel FPGA IP
インテルFPGA IPの生成およびシミュレーション
インテル Quatus Pimeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
4 インテル® Quatus® Pimeプロ・エディション開発ソフトウェアでは、PRデザインのコンパイルを インテル® Agilex™ デバイスに対してサポートしていますが、 インテル® Agilex™ PRビットストリームの生成は未サポートです。