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1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
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1.12.1. 暗号化PRビットストリームの生成 (インテルArria 10または インテル® Cyclone® 10 GXデザイン)
インテル® Arria® 10または インテル® Cyclone® 10 GXデバイスのパーシャル・リコンフィグレーションを暗号化されたビットストリームを使用して行うには、次の手順に従います。
注: インテル® Quartus® Prime開発ソフトウェアでは、 インテル® Stratix® 10または インテル® Agilex™ デザインのビットストリームの暗号化と圧縮はサポートしていません。
- 256ビットのキーファイル (.key) を作成します。
- プログラミング・ファイル (.ekp) を インテル® Quartus® Primeシェルから生成するには、次のコマンドを入力します。
quartus_cpf --key <keyfile>:<keyid> \ <base_sof_file><output_ekp_file>
例 :
quartus_cpf --key my_key.key:key1 base.sof key.ekp
- 暗号化PRビットストリーム (.rbf) を生成するには、次のコマンドを実行します。
quartus_cpf -c <pr_pmsf_file><pr_rbf_file> qcrypt -e --keyfile=<keyfile> --keyname=<keyid> –lockto=\ <qlk file> --keystore=<battery|OTP> \ <pr_rbf_file><pr_encrypted_rbf_file>
- lockto - 暗号化ロックを指定します。
- keystore - 揮発性キー (バッテリー) または不揮発性キー (OTP) を指定します。
例 :
quartus_cpf -c top_v1.pr_region.pmsf top_v1.pr_region.rbf \ qcrypt -e --keyfile=my_key.key --keyname=key1 --keystore=battery \ top_v1.pr_region.rbf top_v1_encrypted.rbf
- キーファイルを揮発性キー (デフォルト) としてデバイスにプログラムするには、次のコマンドを入力します。
quartus_pgm -m jtag -o P;<output_ekp_file>
例 :
quartus_pgm -m jtag -o P;key.ekp
- ベースイメージをデバイスにプログラムするには、次のコマンドを入力します。
quartus_pgm -m jtag -o P;<base_sof_file>
例 :
quartus_pgm -m jtag -o P;base.sof
- デバイスのパーシャル・リコンフィグレーションを暗号化されたビットストリームで行うには、次のコマンドを入力します。
quartus_pgm -m jtag --pr <output_encrypted_rbf_file>
例 :
quartus_pgm -m jtag --pr top_v1_encrypted.rbf
注:
qcrypt でエラーを生成するのは、Enable bitstream compatibility checkパラメーターがPartial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IPのインスタンスに対してイネーブルされている場合です。次のいずれかの方法を使用して、このエラーを回避します。
- qcrypt ではなく、Convert Programming Filesダイアログボックスを使用し、暗号化ビットストリームを生成します。これについては、PRビットストリームの生成 で説明しています。
- qcrypt を インテル® Arria® 10または インテル® Cyclone® 10 GXで使用する場合は、Partial Reconfiguration Controller IPの再生成をEnable bitstream compatibility checkオプションをイネーブルしないで行います。Enable hierarchical PR supportオプションはイネーブルしておきます。これについては、Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IPの追加で説明しています。デザインの再コンパイルは、PRビットストリームの再生成前に行います。