インテル® Quartus® Primeプロ・エディション ユーザーガイド: パーシャル・リコンフィグレーション

ダウンロード PDF
ID 683834
日付 5/11/2020
Public
ドキュメント目次
ドキュメント目次 x
1. パーシャル・リコンフィグレーション・デザインの作成 2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド A. インテル® Quartus® Primeプロ・エディション ユーザーガイド
1. パーシャル・リコンフィグレーション・デザインの作成 x
1.1. パーシャル・リコンフィグレーション用語 1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス 1.3. 内部ホストのパーシャル・リコンフィグレーション 1.4. 外部ホストのパーシャル・リコンフィグレーション 1.5. パーシャル・リコンフィグレーション・デザインの考慮事項 1.6. パーシャル・リコンフィグレーション・デザイン・フロー 1.7. 階層型パーシャル・リコンフィグレーション 1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析 1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション 1.10. パーシャル・リコンフィグレーション・デザインのデバッグ 1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン) 1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン) 1.13. PRプログラミング・エラーの回避 1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート 1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項 x
1.5.1. パーシャル・リコンフィグレーション・デザイン・ガイドライン 1.5.2. PRファイルの管理 1.5.3. PR領域の初期条件の評価 1.5.4. PR領域に対するラッパーロジックの作成 1.5.5. PR領域に対するフリーズロジックの作成 1.5.6. PR領域レジスターのリセット 1.5.7. PR領域でのグローバル信号の昇格 1.5.8. クロックおよびその他のグローバル配線のプランニング 1.5.9. 内容を初期化したオンチップメモリーのクロックイネーブルの実装
1.5.7. PR領域でのグローバル信号の昇格 x
1.5.7.1. 行クロック領域境界の表示
1.5.9. 内容を初期化したオンチップメモリーのクロックイネーブルの実装 x
1.5.9.1. クロック・ゲーティング
1.6. パーシャル・リコンフィグレーション・デザイン・フロー x
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定 1.6.2. ステップ2 : デザイン・パーティションの作成 1.6.3. ステップ3 : デザインのフロアプラン 1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.5. ステップ5 : ペルソナの定義 1.6.6. ステップ6 : ペルソナのリビジョンの作成 1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート 1.6.8. ステップ8 : PR実装リビジョンのセットアップ 1.6.9. ステップ9 : FPGAデバイスのプログラミング
1.6.3. ステップ3 : デザインのフロアプラン x
1.6.3.1. フロアプラン制約の段階的適用
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 x
1.6.4.1. Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.4.2. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IPの追加
1.6.9. ステップ9 : FPGAデバイスのプログラミング x
1.6.9.1. PRビットストリーム・ファイルの生成 1.6.9.2. パーシャル・リコンフィグレーション・ビットストリームの互換性チェック 1.6.9.3. ロウ・バイナリ・プログラミング・ファイル・バイト・シーケンスの送信例 1.6.9.4. 複数の .pmsfファイルをマージして1つの .pmsfファイルを生成する
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析 x
1.8.1. 集約リビジョンでのタイミング解析の実行
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション x
1.9.1. パーシャル・リコンフィグレーション・シミュレーション・フロー
1.9.1. パーシャル・リコンフィグレーション・シミュレーション・フロー x
1.9.1.1. PRペルソナ置き換えのシミュレーション 1.9.1.2. altera_pr_persona_if モジュール 1.9.1.3. altera_pr_wrapper_mux_out モジュール 1.9.1.4. altera_pr_wrapper_mux_in モジュール
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ x
1.10.1. Signal Tap Logic Analyzerを使用したPRデザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン) x
1.11.1. PRビットストリームのセキュリティーの使用ケース (インテルStratix 10および インテル® Agilex™ デザイン) 1.11.2. PRビットストリームのセキュリティー検証の使用 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン) x
1.12.1. 暗号化PRビットストリームの生成 (インテルArria 10または インテル® Cyclone® 10 GXデザイン) 1.12.2. ビットストリームの暗号化および圧縮のClock-to-Data比 （インテルArria 10または インテル® Cyclone® 10 GXデザイン) 1.12.3. データ圧縮の比較
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート x
1.14.1. PRデザインのバージョン互換データベースのフロー 1.14.2. PRデザインのバージョン互換コンパイル・データベースの生成
2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド x
2.1. 内部および外部PRホスト・コンフィグレーション 2.2. Partial Reconfiguration Controller Intel® FPGA IP 2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP 2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.8. インテルFPGA IPの生成およびシミュレーション 2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ 2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
2.2. Partial Reconfiguration Controller Intel® FPGA IP x
2.2.1. メモリーマップ 2.2.2. パラメーター 2.2.3. ポート 2.2.4. タイミング仕様
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP x
2.3.1. スレーブ・インターフェイス 2.3.2. リコンフィグレーション・シーケンス 2.3.3. 割り込みインターフェイス 2.3.4. パラメーター 2.3.5. ポート 2.3.6. タイミング仕様 2.3.7. PR制御ブロックおよびCRCブロックVerilog HDLの手動インスタンス化 2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 2.3.9. PR制御ブロック信号 2.3.10. インテルArria 10または インテル® Cyclone® 10 GXデザイン向け外部ホストのコンフィグレーション
2.3.4. パラメーター x
2.3.4.1. エラー検出CRCの要件
2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 x
2.3.8.1. PR制御ブロックおよびCRCブロックのVHDLコンポーネント宣言
2.3.9. PR制御ブロック信号 x
2.3.9.1. PR制御ブロック信号のタイミング図
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP x
2.4.1. パラメーター 2.4.2. ポート 2.4.3. インテルStratix 10または インテル® Agilex™ デザイン向け外部ホストのコンフィグレーション
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. レジスター 2.5.2. パラメーター 2.5.3. ポート
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.6.1. パラメーター 2.6.2. インターフェイス・ポート
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.7.1. パラメーター 2.7.2. ポート
2.8. インテルFPGA IPの生成およびシミュレーション x
2.8.1. IPコアの生成 (インテルQuartus Primeプロ・エディション) 2.8.2. Freeze Bridge更新スクリプトの実行 2.8.3. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 2.8.4. インテル® Arria® 10および インテル® Cyclone® 10 GX PR制御ブロックのシミュレーション・モデル 2.8.5. PRペルソナ・シミュレーション・モデルの生成
1. パーシャル・リコンフィグレーション・デザインの作成
2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド
A. インテル® Quartus® Primeプロ・エディション ユーザーガイド

2.3.4. パラメーター

Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IPでは、次のパラメーターのカスタマイズをサポートします。

表 20.  パラメーターの設定

パラメーター

値

説明
Use as partial reconfiguration internal host On|Off

コントローラーを内部ホストとして使用できるようにします。このオプションをイネーブルすると、prblock および crcblock WYSIWYGがデザインの一部として自動インスタンス化されます。コントローラーを外部ホストとして使用するには、このオプションをディスエーブルします。追加のインターフェイス信号を専用パーシャル・リコンフィグレーション・ピンに接続します。

Enable JTAG debug mode On|Off

インテル® Quartus® Prime Programmerによるコントローラーへのアクセスをイネーブルして、JTAGインターフェイスを介したパーシャル・リコンフィグレーションに使用します。

Enable Avalon-MM slave interface On|Off コントローラーのAvalon-MMスレーブ・インターフェイスをイネーブルします。この設定がOffの場合、IPコントローラーでは、コンジット・インターフェイスをイネーブルします。
Enable interrupt interface On|Off 割り込みアサートをイネーブルし、互換性のないビットストリーム CRC_ERROR、PR_ERROR、または正常なパーシャル・リコンフィグレーションを検出します。割り込み時に PR_CSR[4:2] のステータスを照会します。PR_CSR[5] に 1 を 書き込み、割り込みをクリアします。必ずAvalon-MMスレーブ・インターフェイスと一緒に使用してください。
Enable freeze interface On|Off

コントローラーのシングルビット・フリーズ・インターフェイスをイネーブルします。このインターフェイスは、パーシャル・リコンフィグレーション動作のために、デザインの任意の領域がアクティブであるか、フリーズされているかを識別します。このインターフェイスをオフのままにして、Partial Reconfiguration Region Controller IPからフリーズ・インターフェイスを使用します。

Enable bitstream compatibility check On|Off

外部ホストからのパーシャル・リコンフィグレーション動作中のビットストリームの互換性チェックをイネーブルします。ビットストリーム互換性チェックは、内部ホストによるパーシャル・リコンフィグレーションを使用すると自動的にイネーブルになります。外部ホストによるパーシャル・リコンフィグレーションに対してこのオプションをイネーブルする場合、パーシャル・リコンフィグレーション・ビットストリームID値を指定します。
PR bitstream ID <32ビット整数>

外部ホストのパーシャル・リコンフィグレーション・ビットストリームIDの符号付き32ビット整数値を指定します。この値はCompilerによりターゲットのパーシャル・リコンフィグレーション・デザインにに対して生成されるパーシャル・リコンフィグレーション・ビットストリームIDと一致させてください。Assembler レポート (.asm.rpt) でターゲットのパーシャル・リコンフィグレーション・デザイン・ビットストリームIDを見つけます。

Input data width 1|8|16|32

コントローラーのデータ・コンジット・インターフェイスのサイズをビット単位で指定します。エラー検出CRCの要件 を参照してください 。

Clock-to-data ratio 1|4|8

パーシャル・リコンフィグレーション・ビットストリームのデータタイプに対応するclock-to-data比を指定します。 ビットストリーム暗号化のclock-to-data (CD) 比と圧縮の有効な組み合わせの表を参照してください。

Divide error detection frequency by 1..256

内部クロックの除算値を指定します。この値によって、エラー検出CRCの頻度が決まります。除算値は2の累乗にしてください。デバイスのドキュメントを参照して、選択したデバイスの内部クロックの周波数を確認します。エラー検出CRCの要件 を参照してください。

Enable enhanced decompression On|Off

パーシャル・リコンフィグレーション・ビットストリームの拡張解凍をイネーブルします。

注: 拡張解凍は、暗号化とは同時に使用できません。拡張解凍が使用可能なのは、Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IPのみです。
表 21.  詳細設定

パラメーター

値

説明
Auto-instantiate partial reconfiguration control block On|Off

パーシャル・リコンフィグレーション制御ブロックをコントローラーに自動的に含めます。コントローラーを内部ホストとして使用する場合は、このオプションをディスエーブルし、パーシャル・リコンフィグレーション・ブロックを他のIPコアと共有します。パーシャル・リコンフィグレーション制御ブロックを手動でインスタンス化し、関連する信号をコントローラーに接続することもできます。
Auto-instantiate CRC block On|Off コントローラー内にCRCブロックを自動的に含めます。同じPRデザインでSingle Event Upset (SEU) IPを使用する予定がない場合は、このオプションをイネーブルのままにしておきます。このオプションをディスエーブルすると、IP生成によって crc_error_pin がエクスポートされ、手動でインスタンス化した外部CRCブロックへの手動接続に使用されます。このオプションをディスエーブルして、エクスポートされた crc_error_pin をフローティングのままにしておくと、予期しない crc_error_pin が原因でPR動作が不確定になります。
Generate timing constraints file On|Off

適切なSynopsys Design Constraints (.sdc) ファイルを自動生成し、コントローラーのタイミングを制約します。タイミング制約を別のファイルで提供する場合は、このオプションをディスエーブルします。

図 46. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IPパラメーター・エディター

セクションの内容
エラー検出CRCの要件

レベル 2 の表題