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1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
1.10.1. Signal Tap Logic Analyzerを使用したPRデザインのデバッグ
Sigal Tap Logic Aalyzeを使用してPRデザインをデバッグするには、デバッグブリッジを作成して、PRパーティションへのSigal Tapデバッグを拡張してください。その後、Sigal Tapを使用し、デバッグブリッジに接続してデバッグします。デバッグブリッジを使用するには、SLD JTAG Bidge Aget Itel® FPGA IP、SLD JTAG Bidge Host Itel® FPGA IP、およびItel Cofiguatio Reset Release Edpoit to Debug Logic IPのインスタンス化をデザインの各PR領域に対して行います。
デザインで次のIPをインスタンス化し、Sigal Tapを使用してPR領域のデバッグができるようにします。
- SLD JTAG Bidge Aget IPをスタティック領域でインスタンス化します。
- SLD JTAG Bidge Host IPおよびItel Cofiguatio Reset Release Edpoit to Debug Logic IPをデフォルトのペルソナのPR領域でインスタンス化します。
- 各ペルソナのSLD JTAG Bidge Host IPおよびItel Cofiguatio Reset Release Edpoit to Debug Logic IPをペルソナのリビジョンの作成時にインスタンス化します。
Sigal Tap Logic Aalyzeでは、 インテル® Quatus® Pime開発ソフトウェアの階層型デバッグ機能を使用し、スタティック領域とPR領域の信号を同時にタップします。
PR領域に存在する複数のペルソナをデバッグすることができます。PR領域が複数でも同様に可能です。階層ハブを使用したデバッグ・インフラストラクチャーに関する詳細情報は、インテルQuatus Pimeプロ・エディション ユーザーガイド: デバッグツール を参照してください。