インテル® Quartus® Primeプロ・エディション ユーザーガイド: パーシャル・リコンフィグレーション

ダウンロード PDF
ID 683834
日付 5/11/2020
Public
ドキュメント目次
ドキュメント目次 x
1. パーシャル・リコンフィグレーション・デザインの作成 2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド A. インテル® Quartus® Primeプロ・エディション ユーザーガイド
1. パーシャル・リコンフィグレーション・デザインの作成 x
1.1. パーシャル・リコンフィグレーション用語 1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス 1.3. 内部ホストのパーシャル・リコンフィグレーション 1.4. 外部ホストのパーシャル・リコンフィグレーション 1.5. パーシャル・リコンフィグレーション・デザインの考慮事項 1.6. パーシャル・リコンフィグレーション・デザイン・フロー 1.7. 階層型パーシャル・リコンフィグレーション 1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析 1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション 1.10. パーシャル・リコンフィグレーション・デザインのデバッグ 1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン) 1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン) 1.13. PRプログラミング・エラーの回避 1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート 1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項 x
1.5.1. パーシャル・リコンフィグレーション・デザイン・ガイドライン 1.5.2. PRファイルの管理 方法1 (推奨) ：各ペルソナに一意のエンティティーおよびファイル名を指定する 方法2 : 1つのファイルをPRペルソナとしてパラメーター化する 1.5.3. PR領域の初期条件の評価 1.5.4. PR領域に対するラッパーロジックの作成 1.5.5. PR領域に対するフリーズロジックの作成 1.5.6. PR領域レジスターのリセット 1.5.7. PR領域でのグローバル信号の昇格 1.5.8. クロックおよびその他のグローバル配線のプランニング 1.5.9. 内容を初期化したオンチップメモリーのクロックイネーブルの実装
1.5.7. PR領域でのグローバル信号の昇格 x
1.5.7.1. 行クロック領域境界の表示
1.5.9. 内容を初期化したオンチップメモリーのクロックイネーブルの実装 x
1.5.9.1. クロック・ゲーティング
1.6. パーシャル・リコンフィグレーション・デザイン・フロー x
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定 1.6.2. ステップ2 : デザイン・パーティションの作成 1.6.3. ステップ3 : デザインのフロアプラン 1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.5. ステップ5 : ペルソナの定義 1.6.6. ステップ6 : ペルソナのリビジョンの作成 1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート 1.6.8. ステップ8 : PR実装リビジョンのセットアップ 1.6.9. ステップ9 : FPGAデバイスのプログラミング
1.6.3. ステップ3 : デザインのフロアプラン x
1.6.3.1. フロアプラン制約の段階的適用
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 x
1.6.4.1. Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.4.2. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IPの追加
1.6.9. ステップ9 : FPGAデバイスのプログラミング x
1.6.9.1. PRビットストリーム・ファイルの生成 1.6.9.2. パーシャル・リコンフィグレーション・ビットストリームの互換性チェック 1.6.9.3. ロウ・バイナリ・プログラミング・ファイル・バイト・シーケンスの送信例 1.6.9.4. 複数の .pmsfファイルをマージして1つの .pmsfファイルを生成する
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析 x
1.8.1. 集約リビジョンでのタイミング解析の実行
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション x
1.9.1. パーシャル・リコンフィグレーション・シミュレーション・フロー
1.9.1. パーシャル・リコンフィグレーション・シミュレーション・フロー x
1.9.1.1. PRペルソナ置き換えのシミュレーション 1.9.1.2. altera_pr_persona_if モジュール 1.9.1.3. altera_pr_wrapper_mux_out モジュール 1.9.1.4. altera_pr_wrapper_mux_in モジュール
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ x
1.10.1. Signal Tap Logic Analyzerを使用したPRデザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン) x
1.11.1. PRビットストリームのセキュリティーの使用ケース (インテルStratix 10および インテル® Agilex™ デザイン) 1.11.2. PRビットストリームのセキュリティー検証の使用 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン) x
1.12.1. 暗号化PRビットストリームの生成 (インテルArria 10または インテル® Cyclone® 10 GXデザイン) 1.12.2. ビットストリームの暗号化および圧縮のClock-to-Data比 （インテルArria 10または インテル® Cyclone® 10 GXデザイン) 1.12.3. データ圧縮の比較
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート x
1.14.1. PRデザインのバージョン互換データベースのフロー 1.14.2. PRデザインのバージョン互換コンパイル・データベースの生成
2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド x
2.1. 内部および外部PRホスト・コンフィグレーション 2.2. Partial Reconfiguration Controller Intel® FPGA IP 2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP 2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.8. インテルFPGA IPの生成およびシミュレーション 2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ 2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
2.2. Partial Reconfiguration Controller Intel® FPGA IP x
2.2.1. メモリーマップ 2.2.2. パラメーター 2.2.3. ポート 2.2.4. タイミング仕様
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP x
2.3.1. スレーブ・インターフェイス 2.3.2. リコンフィグレーション・シーケンス 2.3.3. 割り込みインターフェイス 2.3.4. パラメーター 2.3.5. ポート 2.3.6. タイミング仕様 2.3.7. PR制御ブロックおよびCRCブロックVerilog HDLの手動インスタンス化 2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 2.3.9. PR制御ブロック信号 2.3.10. インテルArria 10または インテル® Cyclone® 10 GXデザイン向け外部ホストのコンフィグレーション
2.3.4. パラメーター x
2.3.4.1. エラー検出CRCの要件
2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 x
2.3.8.1. PR制御ブロックおよびCRCブロックのVHDLコンポーネント宣言
2.3.9. PR制御ブロック信号 x
2.3.9.1. PR制御ブロック信号のタイミング図
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP x
2.4.1. パラメーター 2.4.2. ポート 2.4.3. インテルStratix 10または インテル® Agilex™ デザイン向け外部ホストのコンフィグレーション
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. レジスター 2.5.2. パラメーター 2.5.3. ポート
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.6.1. パラメーター 2.6.2. インターフェイス・ポート
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.7.1. パラメーター 2.7.2. ポート
2.8. インテルFPGA IPの生成およびシミュレーション x
2.8.1. IPコアの生成 (インテルQuartus Primeプロ・エディション) 2.8.2. Freeze Bridge更新スクリプトの実行 2.8.3. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 2.8.4. インテル® Arria® 10および インテル® Cyclone® 10 GX PR制御ブロックのシミュレーション・モデル 2.8.5. PRペルソナ・シミュレーション・モデルの生成
1. パーシャル・リコンフィグレーション・デザインの作成
2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド
A. インテル® Quartus® Primeプロ・エディション ユーザーガイド

1.5.2. PRファイルの管理

PRペルソナおよびそれに対応するソースファイルの管理を簡略化するには、次のPRプロジェクト・ファイル管理方法のいずれかを順守します。

方法1 (推奨) ：各ペルソナに一意のエンティティーおよびファイル名を指定する

PRプロジェクト・ファイル管理方法を説明するために、2つのPR領域を含むデザインを考えてみます。各領域にそれぞれリンゴ、オレンジ、バナナのペルソナがあるとします。
図 6. 2つのPR領域と3つのペルソナを使用したデザイン例

PRファイル管理方法1では、プロジェクト内の各ペルソナに一意のエンティティーおよびファイル名のペアを指定します。例えば、

  • リンゴのペルソナを apple.sv ファイルに定義する
  • オレンジのペルソナを orange.sv ファイルに定義する
  • バナナのペルソナを banana.sv ファイルに定義する
注: コンパイルとPR動作を正常に行うには、すべてのペルソナに各 .sv ファイルで定義されたものと全く同じポート名と幅を持たせる必要があります。

ベースPRリビジョンRTLでは、両方のPR領域のPRペルソナとして「apple」を指定します。

図 7. ベースPRペルソナを「apple」に設定する

ベースペルソナを [apple, apple] に設定するために u_fruit_0 と u_fruit_1 をPRパーティションとPR領域として設定する場合、PR領域を占有するペルソナを簡単に変更することができます。それには、Design Partitions WindowのEntity Rebinding (ENTITY_REBINDING) オプションを使用するか、または .qsf を直接編集します。その例を次に示します。

PR実装 (impl) リビジョンのオレンジのペルソナを指定する場合 :

set_instance_assignment -name ENTITY_REBINDING orange -to u_fruit_0 set_instance_assignment -name ENTITY_REBINDING orange -to u_fruit_1

PR実装 (impl) リビジョンのバナナのペルソナを指定する場合 : 

set_intance_assignment -name ENTITY_REBINDING banana -to u_fruit_0 set_instance_assignment -name ENTITY_REBINDING banana -to u_fruit_1

各PR領域に異なるペルソナを指定する場合 :

set_instance_assignment -name ENTITY_REBINDING orange -to u_fruit_0 set_instance_assignment -name ENTITY_REBINDING banana -to u_fruit_1

各実装リビジョンに対して、対応するソースファイルをプロジェクトに必ず含めてください(Project > Add/Remove Files in Project)。

方法2 : 1つのファイルをPRペルソナとしてパラメーター化する

PRファイル管理方法2では、ラッパーファイルとパラメーターを使用して、すべてのペルソナを定義する1つのファイルをパラメーター化します。例えば、方法1での説明と同様に、2つのPR領域を持つデザインを考えてみます。各PR領域にはそれぞれ3つのペルソナ候補があるとします。

図 8. 1つのファイル内のラッパーとパラメーター

次の例では、u_fruit_0 と u_fruit_1 が、ベースコンパイルのPRパーティションとPR領域として設定されています。FRUIT_TYPE パラメーターの 0 によって、両方のPRペルソナのapple エンティティーを生成します。

次に、パラメーター値を変更してペルソナを変更します。例えば、両方のPR領域にオレンジのペルソナを指定するには、FRUIT_TYPE パラメーターを 1:(FRUIT_TYPE=1) に設定します

これらのRTLへの変更に加えて、方法2を使用して .qsf を更新する場合は、次の追加手順も実行してください。

  1. fruit.sv ファイルのコピーを作成します。x_fruit.sv などの一意のファイルに名前を付けます。 また、エンティティー名を変更して .sv ファイルと一致させます。
  2. FRUIT_TYPE のデフォルトのパラメーターをVerilogマクロに設定します。この例では、 `X_FRUIT_TYPE とします。
    図 9. x_fruit.svとして保存されたfruit.svのコピー
  3. x_fruit.sv をプロジェクトに追加します (Project > Add/Remove Files in Project)。
  4. PR実装リビジョンの .qsf ファイルで次のように指定します。
    1. 次の行を追加して、 `X_FRUIT_TYPE Verilogマクロを 1に設定し、正しい FRUIT_TYPE をインスタンス化する「fruit」に対する適切なパラメーターを指定します。
      set_global_assignment -name VERILOG_MACRO "X_FRUIT_TYPE=1"
    2. エンティティーの再バインドのアサインメントを指定し、新しい x_fruit エンティティーを u_fruit_0 および u_fruit_1 のインスタンスに関連付けます。
      set_instance_assignment -name ENTITY_REBINDING x_fruit -to u_fruit_0 set_instance_assignment -name ENTITY_REBINDING x_fruit -to u_fruit_1

      このように .qsf が変更されると、オレンジが、両方のPR領域の新しいペルソナとして設定されます。

  5. 方法2の欠点は、.qsf ファイルに設定されたVerilogマクロがグローバルであることです。そのため、プロジェクトの `X_FRUIT_TYPE の各インスタンスのデフォルト値は 1 になります。この結果が適しているのは、両方のPRペルソナを同じタイプにしたい場合でしょう。ただし、あるPR実装コンパイルで1つのペルソナに「オレンジ」を指定し、別のペルソナに「バナナ」を指定する場合は、fruit.sv ファイルの別のコピーを作成し、そのファイルに一意の名前とVerilogマクロを含めてください。
    図 10. y_fruit.svとして保存したx_fruit.svのコピー
  6. PR実装リビジョンの .qsf ファイルで次のように指定します。
    1. 次の行を追加して、 `X_FRUIT_TYPE Verilogマクロを 1 に設定し、正しい FRUIT_TYPE をインスタンス化する「fruit」 に対して適切なパラメータを指定します。
      set_global_assignment -name VERILOG_MACRO "X_FRUIT_TYPE=1" set_global_assignment -name VERILOG_MACRO "Y_FRUIT_TYPE=2"
    2. エンティティーの再バインドのアサインメントを指定し、新しい x_fruit エンティティーを u_fruit_0 のインスタンスに関連付け、新しい y_fruit エンティティーを u_fruit_1 のインスタンスに関連付けます。
      set_instance_assignment -name ENTITY_REBINDING x_fruit -to u_fruit_0 set_instance_assignment -name ENTITY_REBINDING y_fruit -to u_fruit_1

      このように .qsf が変更されると、オレンジが、1番目のPR領域のペルソナとして指定され、バナナは、2番目のPR領域のペルソナとして指定されます。

レベル 2 の表題