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1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
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1.13. PRプログラミング・エラーの回避
次のガイドラインを使用して、一般的なPRプログラミング・エラーを回避または解決することができます。
PRプログラミング・ガイドライン | 説明 |
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プロジェクトのデバイスは、ボード上のデバイスと一致している必要があります。 | プロジェクトに指定したターゲットのFPGAデバイスが、ターゲットとする開発キットのデバイスと一致することを確認します。この2つのデバイスは同一である必要があります。Assignments > Deviceをクリックし、ターゲットデバイスを表示します。 |
Programmerのバージョンは、一致している必要があります。 | Intel Quartus Prime Programmerを使用してPRプログラミングを行う場合、Programmerのバージョンとコンパイルに使用する インテル® Quartus® Primeのバージョンが一致していることを確認します。あるマシンでコンパイルしてから、別のマシンでコンパイルするっときに インテル® Quartus® Prime開発ソフトウェアの異なるバージョンを使用すると、Programmerと インテル® Quartus® Prime開発ソフトウェアの間で不一致が発生することがあります。ソフトウェアのバージョンの一致は、 インテル® Stratix® 10および インテル® Agilex™ デザインの場合、特に重要です。これは、PRコンフィグレーション・ハードウェアの依存関係がProgrammer内部にあるためです。 |
より低いJTAGクロック周波数を指定します。 | JTAGクロック周波数を6MHzに下げます。
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すべてのリビジョンのタイミングを収束します。 | 各プロジェクト・リビジョンでデザインのコンパイル後にタイミングが収束したことを確認します。
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注: Single Event Upset (SEU) 検出を使用している インテル® Stratix® 10または インテル® Agilex™ デザインのPR動作中にエラーが発生した場合、PR領域はフリーズして機能は停止し、PR領域がカバーするすべてのセクターでSEU検出がディスエーブルされます。Avalon-STステータス・インターフェイスまたはPartial Reconfiguration Controller Intel FPGA IPのAvalon-MMレジスターマップでは、このエラーステータスを反映します。このエラーを解決してSEU検出を復元するには、別のPR動作を実行し、有効なPRビットストリームをリロードします。