インテルのみ表示可能 — GUID: xzc1486505409113
Ixiasoft
1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
インテルのみ表示可能 — GUID: xzc1486505409113
Ixiasoft
2.6.2. インターフェイス・ポート
Avalon-MM Partial Reconfiguration Freeze Bridge IPコアには、次のインターフェイス・ポートがあります。
ポート |
幅 | 入力/出力 |
説明 |
---|---|---|---|
clock | 1 | 入力 | IPの入力クロック。 |
reset_n | 1 | 入力 | IPの同期リセット。 |
freeze_conduit_freeze | 1 | 入力 | この信号がHighの場合、ブリッジは現在のトランザクションを適切に処理してから、Avalon-MM PRインターフェイスをフリーズします。 |
freeze_conduit_illegal_request | 1 | 出力 | このバスのHighは、不正な要求が、フリーズ状態の間にブリッジに対して発行されたことを示します。 |
pr_freeze_pr_freeze | 1 | 入力 | イネーブルされたPR領域からの freeze ポート。 |
ポート |
幅 | 入力/出力 |
説明 |
---|---|---|---|
slv_bridge_to_pr_read | 1 | 出力 | オプションのAvalon-MMスレーブブリッジからPR領域への read ポート。 |
slv_bridge_to_pr_waitrequest | 1 | 入力 | オプションのAvalon-MMスレーブブリッジからPR領域への waitrequest ポート。 |
slv_bridge_to_pr_write | 1 | 出力 | オプションのAvalon-MMスレーブブリッジからPR領域への write ポート。 |
slv_bridge_to_pr_address | 32 | 出力 | オプションのAvalon-MMスレーブブリッジからPR領域への address ポート。 |
slv_bridge_to_pr_byteenable | 4 | 出力 | オプションのAvalon-MMスレーブブリッジからPR領域への byteenable ポート。 |
slv_bridge_to_pr_writedata | 32 | 出力 | オプションのAvalon-MMスレーブブリッジからPR領域への writedata ポート。 |
slv_bridge_to_pr_readdata | 32 | 入力 | オプションのAvalon-MMスレーブブリッジからPR領域への readdata ポート。 |
slv_bridge_to_pr_burstcount | 3 | 出力 | オプションのAvalon-MMスレーブブリッジからPR領域への burstcount ポート。 |
slv_bridge_to_pr_readdatavalid | 1 | 入力 | オプションのAvalon-MMスレーブブリッジからPR領域への readdatavalid ポート。 |
slv_bridge_to_pr_beginbursttransfer | 1 | 出力 | オプションのAvalon-MMスレーブブリッジからPR領域への beginbursttransfer ポート。 |
slv_bridge_to_pr_debugaccess | 1 | 出力 | オプションのAvalon-MMスレーブブリッジからPR領域への debugaccess ポート。 |
slv_bridge_to_pr_response | 2 | 入力 | オプションのAvalon-MMスレーブブリッジからPR領域への response ポート。 |
slv_bridge_to_pr_lock | 1 | 出力 | オプションのAvalon-MMスレーブブリッジからPR領域への lock ポート。 |
slv_bridge_to_pr_writeresponsevalid | 1 | 入力 | オプションのAvalon-MMスレーブブリッジからPR領域への writeresponsevalid ポート。 |
ポート |
幅 | 入力/出力 |
説明 |
---|---|---|---|
slv_bridge_to_sr_read | 1 | 入力 | Avalon-MMスレーブブリッジからスタティック領域への read ポート。 |
slv_bridge_to_sr_waitrequest | 1 | 出力 | Avalon-MMスレーブブリッジからスタティック領域への waitrequest ポート。 |
slv_bridge_to_sr_write | 1 | 入力 | Avalon-MMスレーブブリッジからスタティック領域への write ポート。 |
slv_bridge_to_sr_address | 32 | 入力 | Avalon-MMスレーブブリッジからスタティック領域への address ポート。 |
slv_bridge_to_sr_byteenable | 4 | 入力 | Avalon-MMスレーブブリッジからスタティック領域への byteenable ポート。 |
slv_bridge_to_sr_writedata | 32 | 入力 | Avalon-MMスレーブブリッジからスタティック領域への writedata ポート。 |
slv_bridge_to_sr_readdata | 32 | 出力 | Avalon-MMスレーブブリッジからスタティック領域への readdata ポート。 |
slv_bridge_to_sr_burstcount | 3 | 入力 | Avalon-MMスレーブブリッジからスタティック領域への burstcount ポート。 |
slv_bridge_to_sr_beginbursttransfer | 1 | 入力 | Avalon-MMスレーブブリッジからスタティック領域への beginbursttransfer ポート。 |
slv_bridge_to_sr_debugaccess | 1 | 入力 | Avalon-MMスレーブブリッジからスタティック領域への debugaccess ポート。 |
slv_bridge_to_sr_response | 2 | 出力 | Avalon-MMスレーブブリッジからスタティック領域への response ポート。 |
slv_bridge_to_sr_lock | 1 | 入力 | Avalon-MMスレーブブリッジからスタティック領域への lock ポート。 |
slv_bridge_to_sr_writeresponsevalid | 1 | 出力 | Avalon-MMスレーブブリッジからスタティック領域への writereponsevalid ポート。 |
ポート |
幅 | 入力/出力 |
説明 |
---|---|---|---|
mst_bridge_to_pr_read | 1 | 入力 | オプションのAvalon-MMマスターブリッジからPR領域への read ポート。 |
mst_bridge_to_pr_waitrequest | 1 | 出力 | オプションのAvalon-MMマスターブリッジからPR領域への waitrequest ポート。 |
mst_bridge_to_pr_write | 1 | 入力 | オプションのAvalon-MMマスターブリッジからPR領域への write ポート。 |
mst_bridge_to_pr_address | 32 | 入力 | オプションのAvalon-MMマスターブリッジからPR領域への address ポート。 |
mst_bridge_to_pr_byteenable | 4 | 入力 | オプションのAvalon-MMマスターブリッジからPR領域への byteenable ポート。 |
mst_bridge_to_pr_writedata | 32 | 入力 | オプションのAvalon-MMマスターブリッジからPR領域への writedata ポート。 |
mst_bridge_to_pr_readdata | 32 | 出力 | オプションのAvalon-MMマスターブリッジからPR領域への readdata ポート。 |
mst_bridge_to_pr_burstcount | 3 | 入力 | オプションのAvalon-MMマスターブリッジからPR領域への burstcount ポート。 |
mst_bridge_to_pr_readdatavalid | 1 | 出力 | オプションのAvalon-MMマスターブリッジからPR領域への readdatavalid ポート。 |
mst_bridge_to_pr_beginbursttransfer | 1 | 入力 | オプションのAvalon-MMマスターブリッジからPR領域への beginbursttransfer ポート。 |
mst_bridge_to_pr_debugaccess | 1 | 入力 | オプションのAvalon-MMマスターブリッジからPR領域への debugaccess ポート。 |
mst_bridge_to_pr_response | 2 | 出力 | オプションのAvalon-MMマスターブリッジからPR領域への response ポート。 |
mst_bridge_to_pr_lock | 1 | 入力 | オプションのAvalon-MMマスターブリッジからPR領域への lock ポート。 |
mst_bridge_to_pr_writeresponsevalid | 1 | 出力 | オプションのAvalon-MMマスターブリッジからPR領域への writeresponsevalid ポート。 |
ポート |
幅 | 入力/出力 |
説明 |
---|---|---|---|
mst_bridge_to_sr_read | 1 | 出力 | Avalon-MMマスターブリッジからスタティック領域への read ポート。 |
mst_bridge_to_sr_waitrequest | 1 | 入力 | Avalon-MMマスターブリッジからスタティック領域への waitrequest ポート。 |
mst_bridge_to_sr_write | 1 | 出力 | Avalon-MMマスターブリッジからスタティック領域への write ポート。 |
mst_bridge_to_sr_address | 32 | 出力 | Avalon-MMマスターブリッジからスタティック領域への address ポート。 |
mst_bridge_to_sr_byteenable | 4 | 出力 | Avalon-MMマスターブリッジからスタティック領域への byteenable ポート。 |
mst_bridge_to_sr_writedata | 32 | 出力 | Avalon-MMマスターブリッジからスタティック領域への writedata ポート。 |
mst_bridge_to_sr_readdata | 32 | 入力 | Avalon-MMマスターブリッジからスタティック領域への readdata ポート。 |
mst_bridge_to_sr_burstcount | 3 | 出力 | Avalon-MMマスターブリッジからスタティック領域への burstcount ポート。 |
mst_bridge_to_sr_readdatavalid | 1 | 入力 | Avalon-MMマスターブリッジからスタティック領域への readdatavalid ポート。 |
mst_bridge_to_sr_beginbursttransfer | 1 | 出力 | Avalon-MMマスターブリッジからスタティック領域への beginbursttransfer ポート。 |
mst_bridge_to_sr_debugaccess | 1 | 出力 | Avalon-MMマスターブリッジからスタティック領域への debugaccess ポート。 |
mst_bridge_to_sr_response | 2 | 入力 | Avalon-MMマスターブリッジからスタティック領域への response ポート。 |
mst_bridge_to_sr_lock | 1 | 出力 | Avalon-MMマスターブリッジからスタティック領域への lock ポート。 |
mst_bridge_to_sr_writeresponsevalid | 1 | 入力 | Avalon-MMマスターブリッジからスタティック領域への writeresponsevalid ポート。 |
図 64. Avalon-MMマスター・インターフェイス・ポート
図 65. Avalon-MMスレーブ・インターフェイス・ポート