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1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
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2.4.3. インテルStratix 10または インテル® Agilex™ デザイン向け外部ホストのコンフィグレーション
必要に応じて、外部ホストを使用し、外部メモリーからパーシャル・ビットストリーム・データを インテル® Stratix® 10または インテル® Agilex™ デバイスに書き込みます。外部ホストのコンフィグレーションを使用する場合、外部ホストでは、パーシャル・リコンフィグレーションを開始するために、pr_request 信号をアサートします。外部ホストは、PRステータスの監視を pr_done および pr_error 信号を介して行います。
パーシャル・リコンフィグレーションを正常に行うため、外部ホストからハンドシェイク信号に適切に応答する必要があります。システムレベルのパーシャル・リコンフィグレーションを調整するために、パーシャル・リコンフィグレーション用に正しいPR領域を準備します。リコンフィグレーション後、PR領域を動作状態に戻します。
インテル® Stratix® 10または インテル® Agilex™ デザインの外部ホストのコンフィグレーションを行うには、次の手順に従います。
- Partial Reconfiguration External Configuration Controller Intel FPGA IPをパラメーター化して生成します。これについては、IPコアの生成 (インテルQuartus Primeプロ・エディション) で説明します。
- Partial Reconfiguration External Configuration Controller pr_request、pr_done、および pr_error 信号を最上位ピンに接続して、外部ホストによる制御および監視を行います。ピン位置を割り当てるには、Assignments > Pin Plannerをクリックします。
- Assignments > Deviceをクリックし、Device & Pin Optionsボタンをクリックします。
- CategoryのリストでConfigurationをクリックします。
- Configuration schemeで、完全なデバイス・コンフィグレーションと一致するスキームを選択します。例えば、デバイス・コンフィグレーション全体でAVSTx32スキームを使用している場合は、PRコンフィグレーションでAVSTx32を使用してください。このオプションでは、ユーザーモード中に、パーシャル・リコンフィグレーション専用のAvalon-STコンフィグレーション・ピンが自動的に予約されます。このピンは、完全なデバイス・コンフィグレーションに使用するAvalon-STピンと全く同じものです。
次の表では、外部ホストで使用するPRピンについて説明します。Avalon-STピンへのPRストリーミングは、バックプレッシャーを伴うデータ転送用にAvalon-STに準拠している必要があります。
ピン名 | タイプ | 説明 |
---|---|---|
pr_request | 入力 | Partial Reconfiguration External Configuration Controller IPに接続されたユーザー割り当てポート。このピンのロジックHighは、PRホストがパーシャル・リコンフィグレーションを要求していることを示します。 |
pr_done | 出力 | Partial Reconfiguration External Configuration Controller IPに接続されたユーザー割り当てポート。このピンのロジックHighは、パーシャル・リコンフィグレーションが完了したことを示します。 |
pr_error | 出力 | Partial Reconfiguration External Configuration Controller IPに接続されたユーザー割り当てポート。このピンのロジックHighは、パーシャル・リコンフィグレーション中にデバイスでエラーが発生したことを示します。 |
avst_data: avstx8 - [7:0] avstx16 - [15:0] avstx32 - [31:0] |
入力 | このピンでは、外部ホストに接続性を提供し、PRビットストリームをSDMに転送します。avstx8 データピンはSDM I/Oの一部です。avstx16 および avstx32 データピンは、I/O 48バンク3Aからのものです。 |
avst_clk | 入力 | Avalon-STインターフェイスをクロックします。avst_data および avst_valid は、avst_clk と同期しています。avstx8 clkピンは、SDM I/O の一部です。avstx16 および avstx32 I/O 48バンク3Aからのものです。 |
avst_valid | 入力 | このピンのロジックHighは、avst_data データが有効なデータであることを示しています。avstx8 のデータピンはSDM I/Oの一部です。avstx16 および avstx32 データピンは、I/O 48バンク3Aからのものです。 |
avst_ready | 出力 | このピンのロジックHighは、SDMによる外部ホストからのデータ受け入れ準備ができていることを示します。この出力はSDM I/Oの一部です。 |