1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴

インテル® Quartus® Primeプロ・エディションユーザーガイド: パーシャル・リコンフィグレーション

ダウンロード PDF

ID 683834

日付 5/11/2020

バージョン 20.1

Public

インテルのみ表示可能 — GUID: gru1468877023584

Ixiasoft

詳細を見る

1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴

ドキュメントのバージョン	インテル® Quartus® Primeのバージョン	変更内容
2020.05.11	20.1	インテル® Cyclone® 10 GXおよびインテル® Arria® 10 デバイスに対するPRビットストリームの互換性チェックの手順の説明を更新しました。
2020.04.13	20.1	「パーシャル・リコンフィグレーション・ビットストリーム互換性チェック」のトピックの要件を更新しました。「パーシャル・リコンフィグレーション・デザインのタイミング解析」のトピックに時間借用に関する注記を追加しました。 HPRデザインではPRセキュリティー・ビットストリーム検証をサポートしていないことを示す注記を追加しました。
2019.11.18	19.3.0	「PR領域を新しいソフトウェア・バージョンに移行する」というタイトルを「PRデザインのバージョン互換コンパイル・データベースのエクスポート」に変更し、例を一般的し、INI要件を削除しました。
2019.09.30	19.3.0	インテル® Cyclone® 10 GXおよびインテル® Agilex™ PRデザインに対するコンパイルサポートを追加しました。 IP名を「Partial Reconfiguration Controller Intel Stratix 10 FPGA IP」から「Partial Reconfiguration Controller Intel FPGA IP」に更新し、インテル® Agilex™ デザインを包含しました。「クロック・ゲーティング」のトピックの表現を更新し、明確にしました。 Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP の「パラメーター」のトピックに拡張解凍のサポートに関する注記を追加しました。
2019.06.10	19.1.0	`PRESERVE_FANOUT_FREE_NODE` の合成に関する詳細を「パーシャル・リコンフィグレーション・デザイン・ガイドライン」に追加しました。
2019.04.22	19.1.0	インテルCyclone GXデバイスのPOF生成のサポートに対応していることを示しました。「PR移行フロー」のトピックのコード例を修正しました。
2019.04.01	19.1.0	PRデザインのスタティック領域のインテル® Quartus® Prime開発ソフトウェアの新しいバージョンへの移行について説明しました。新機能「PRビットストリームのセキュリティー検証」について説明しました。 output_filesからプロジェクト・ディレクトリーへの自動エクスポートの新しい場所について説明しました。
2018.12.30	18.1.1	「パーシャル・リコンフィグレーション・ビットストリーム互換性チェック」およびPR領域の制限について説明しました。
2018.10.24	18.1.0	「PRファイル管理」のトピックを追加しました。「パーシャル・リコンフィグレーション・デザイン・ガイドライン」の1番目のガイドラインを更新しました。
2018.09.24	18.1.0	「デザイン・パーティションのエクスポート」で .qdb のパーティションの自動エクスポートについて説明しました。必要とされるアサインメントの詳細を「ステップ6 : ペルソナのリビジョンの作成」に追加しました。配置されたスナップショットへの参照を削除しました。合成スナップショットおよび最終スナップショットのみがサポートされています。デザイン・パーティションの設定の表のエンティティーの再バインドオプションの説明を修正しました。リビジョンを作成するためのコマンドラインの説明を追加しました。インテル® Cyclone® 10 GX デバイスに対するPRコンパイル・フローのサポートを記載しました。 Partial Reconfiguration Controller Intel Arria 10 FPGA IPの名前をPartial Reconfiguration Controller Intel Arria 10 FPGA IPに更新しました。「行クロック領域境界の表示」を追加しました。「追加クロックおよびその他のグローバル配線のプランニング」を追加しました。
2018.07.18	18.0.0	PRペルソナ・スイッチングのシミュレーションの図で信号を修正しました。
2018.06.18	18.0.0	構文エラーを修正し、集計リビジョンでのタイミング解析の実行に注記を追加しました。
2018.05.29	18.0.0	Design Partitions Windowでルート・パーティション階層パスを識別する「\|」の説明を追加しました。集計リビジョンでのタイミング解析の実行の .qsfアサインメントを明確にしました。
2018.05.07	18.0.0	新しいPartial Reconfiguration External Configuration Controller Intel Stratix 10 FPGA IPの説明を追加しました。廃止された合成のみリビジョンおよび対応するペルソナの説明を削除しました。最新の簡略化されたフローの説明に置き換えました。 Partial Reconfiguration Controller Intel Arria 10 FPGA IPおよびPartial Reconfiguration Controller Intel Stratix 10 FPGA IPの名前を更新しました。デザイン・パーティション設定のトピックを追加しました。 PRパーティションの初期条件の評価のトピックを追加しました。 PRプログラミング・エラーの回避のトピックを追加しました。 qcryptの非互換性について「ビットストリームの互換性チェックのイネーブル」と回避策で説明しました。新しいパーシャル・リコンフィグレーション・ユーザーガイドに章として追加しました。集計リビジョンでのタイミング解析の実行のトピックでコマンドライン構文を更新しました。廃止されたHPRフロースクリプト情報を削除し、AN826: Hierarchical Partial Reconfiguration Tutorial for Intel Stratix 10 GX FPGA Development Boardにリンクしました。インテル® Stratix® 10デザインでSEU検出を使用する場合のPRエラー後の回復に関する注記を追加しました。
2017.11.06	17.1.0	インテル® Stratix® 10デバイスのパーシャル・リコンフィグレーションのサポートを追加しました。 Intel Partial Reconfiguration Controller IP、SUPR、HPR、およびSDMの説明を用語リストに追加しました。最新のインテルブランドおよびソフトウェア・ユーザー・インターフェイスに更新しました。
2017.05.08	17.0.0	階層型パーシャル・リコンフィグレーションに関する情報を追加しました。新しいトピック「パーシャル・リコンフィグレーションのシミュレーションと検証」を追加しました。新しいトピック「複数のPRパーティションを持つデザインでのタイミング解析の実行」を追加しました。 PR領域のフリーズロジックを更新しました。新しいトピックSignal Tap Logic Analyzerを使用したデバッグを追加しました。その他の軽微な更新を行いました。
10.31.2016	16.1.0	初版