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1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
インテル® Statix® 10および インテル® Agilex™ デバイスでは、オプションのPRビットストリームのセキュリティー検証をサポートしています。これにより、ペルソナをFPGAにロードする前に、PR領域のペルソナにプラットフォームの整合性や機密性に対する脅威がないことを確認します。
PRビットストリームのセキュリティー検証のライセンスを取得してイネーブルすると、Pogammeでは、PRビットストリームを生成する前にビット所有権を実行し、ピーク、ポークを通知し、競合チェックを行います。PogammeによるPRペルソナの pmsf ファイルの確認が、Secue Mask Settigsファイル (.smsf) に対してできない場合、PRビットストリームの生成は終了します。
注: PRビットストリームのセキュリティー検証でサポートしているのは、 インテル® Statix® 10および インテル® Agilex™ デバイスのみです。階層型PR (HPR) デザインでは、PRビットストリームのセキュリティー検証をサポートしていません。この機能には、別のライセンスが必要です。また、.qsf 設定をイネーブルすることが必要です。これについては、PRビットストリームのセキュリティー検証の使用 (インテルStatix 10および インテル Agilex デザイン) で説明しています。
PRビットストリームのセキュリティー検証では、マルチテナントFPGAの使用をイネーブルします。例えば、Platfom Oweによって単一のデバイスをパーティション化し、複数のサードパーティーClietをホストする場合などです。Platfom OweはClietを信頼せず、Clietは相互に信頼しない可能性がありますが、ClietはPlatfom Oweを信頼します。PRビットストリームのセキュリティー検証により、Platfom OweとClietは、専用サーバー、Clietのコンフィグレーションの破損、または後続のパーシャル・リコンフィグレーションによるピーク攻撃またはポーク攻撃の開始から保護されます。
このようなマルチテナント・シナリオでは、PRビットストリームのセキュリティー検証により、次のような既知の脅威から保護することができます。
- 他者が所有するPR領域のビットの変更 - PRペルソナにより、別のクライアントのペルソナへの機能変更の注入、DOSまたはPDOS攻撃、意図しない機能、所有者のないペルソナからの信号のリダイレクトが引き起こされる可能性があります。
- ポーク攻撃 - PRペルソナは、ワイヤーをポークして、他のPR領域の入力データを破壊する可能性があります。
- ピーク攻撃 - PRペルソナは、他のPR領域からの配線ワイヤーの値を表示して、データをスヌーピングする可能性があります。
- 過度の電力消費 - PRペルソナにより、PR領域内でのワイヤー競合Ｈが原因でFPGAの過剰な電力消費が引き起こされる可能性があります。