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1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
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2.5.3. ポート
Partial Reconfiguration Region Controller IPでは、次のポートを備えています。
ポート | 幅 | 入力/出力 | 説明 |
---|---|---|---|
clock_clk | 1 | 入力 | IPコア入力クロック。 |
リセット | |||
reset_reset | 1 | 入力 | 同期リセット。 |
avl_csr_addr | 2 | 入力 | Avalon-MMアドレスバス。アドレスバス幅はワード・アドレッシング単位です。 |
avl_csr_read | 1 | 入力 | CSRブロックへのAvalon-MM読み出し制御。 |
avl_csr_write | 1 | 入力 | CSRへのAvalon-MM書き込み制御。 |
avl_csr_writedata | 32 | 入力 | CSRへのAvalon-MM書き込みバス。 |
avl_csr_readdata | 32 | 出力 | CSRからのAvalon-MM読み出しバス。 |
interrupt_sender_irq | 1 | 出力 | 不正な読み出しまたは不正な書き込みによるトリガー。 |
ポート | 幅 | 入力/出力 | 説明 |
---|---|---|---|
pr_handshake_stop_req |
1 | 出力 | この出力のアサートにより、PRペルソナの実行停止を要求します。 |
pr_handshake_stop_ack |
1 | 入力 | この入力の値1により、実行中のPRペルソナの停止と、そのペルソナが新しいペルソナによって置き換えできることを確認します。 |
pr_handshake_start_req |
1 | 出力 | この出力のアサートにより、新しいPRペルソナの実行開始を要求します。 |
pr_handshake_start_ack |
1 | 入力 | この入力の値1により、新しいPRペルソナの実行開始と、pr_handshake_stop_req での実行停止が可能なことを確認します。 |
conduit_control_freeze_req | 1 | 入力 | このビットに1を書き込むと、PR領域インターフェイスのフリーズが開始します。 |
conduit_control_unfreeze_req | 1 | 入力 | このビットに1を書き込むと、PR領域インターフェイスのフリーズが停止します。 |
conduit_control_freeze_status | 1 | 出力 | このビットがHighの場合、PR領域が正常にフリーズ状態になったことを示します。 |
conduit_control_reset | 1 | 入力 | このビットに1を書き込むと、PR領域をリセットします。 |
conduit_control_unfreeze_status | 1 | 出力 | このビットがHighの場合、PR領域は正常にフリーズ状態を終了します。 |
conduit_control_illegal_req | n | 出力 | このビットがHighの場合、フリーズがアクティブなときにFreeze Bridge IPを介して不正なデータ・トランザクションが発生していることを示します。 |
信号 | 幅 | 入力/出力 | 説明 |
---|---|---|---|
bridge_freeze0_freeze | 1 | 出力 | この出力は、フリーズブリッジIPのフリーズ入力信号に接続するか、他のフリーズロジックを制御します。 (フリーズ・インターフェイスの数に応じて複数のインターフェイスが生成されます。) |
bridge_freeze0_illegal_request | 1 | 入力 | この入力は、Freeze Bridge IPのインスタンスからの illegal_request 出力信号に接続します。 |
図 60. Partial Reconfiguration Region Controllerインターフェイス・ポート (Control and Status Registerブロックがイネーブルの場合)
図 61. Partial Reconfiguration Region Controllerインターフェイス・ポート (Control and Status Registerブロックがディスエーブルの場合)