インテル® Quartus® Primeプロ・エディション ユーザーガイド: パーシャル・リコンフィグレーション

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ID 683834
日付 5/11/2020
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ドキュメント目次
ドキュメント目次 x
1. パーシャル・リコンフィグレーション・デザインの作成 2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド A. インテル® Quartus® Primeプロ・エディション ユーザーガイド
1. パーシャル・リコンフィグレーション・デザインの作成 x
1.1. パーシャル・リコンフィグレーション用語 1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス 1.3. 内部ホストのパーシャル・リコンフィグレーション 1.4. 外部ホストのパーシャル・リコンフィグレーション 1.5. パーシャル・リコンフィグレーション・デザインの考慮事項 1.6. パーシャル・リコンフィグレーション・デザイン・フロー 1.7. 階層型パーシャル・リコンフィグレーション 1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析 1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション 1.10. パーシャル・リコンフィグレーション・デザインのデバッグ 1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン) 1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン) 1.13. PRプログラミング・エラーの回避 1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート 1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項 x
1.5.1. パーシャル・リコンフィグレーション・デザイン・ガイドライン 1.5.2. PRファイルの管理 1.5.3. PR領域の初期条件の評価 1.5.4. PR領域に対するラッパーロジックの作成 1.5.5. PR領域に対するフリーズロジックの作成 1.5.6. PR領域レジスターのリセット 1.5.7. PR領域でのグローバル信号の昇格 1.5.8. クロックおよびその他のグローバル配線のプランニング 1.5.9. 内容を初期化したオンチップメモリーのクロックイネーブルの実装
1.5.7. PR領域でのグローバル信号の昇格 x
1.5.7.1. 行クロック領域境界の表示
1.5.9. 内容を初期化したオンチップメモリーのクロックイネーブルの実装 x
1.5.9.1. クロック・ゲーティング
1.6. パーシャル・リコンフィグレーション・デザイン・フロー x
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定 1.6.2. ステップ2 : デザイン・パーティションの作成 1.6.3. ステップ3 : デザインのフロアプラン 1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.5. ステップ5 : ペルソナの定義 1.6.6. ステップ6 : ペルソナのリビジョンの作成 1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート 1.6.8. ステップ8 : PR実装リビジョンのセットアップ 1.6.9. ステップ9 : FPGAデバイスのプログラミング
1.6.3. ステップ3 : デザインのフロアプラン x
1.6.3.1. フロアプラン制約の段階的適用
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 x
1.6.4.1. Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.4.2. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IPの追加
1.6.9. ステップ9 : FPGAデバイスのプログラミング x
1.6.9.1. PRビットストリーム・ファイルの生成 1.6.9.2. パーシャル・リコンフィグレーション・ビットストリームの互換性チェック 1.6.9.3. ロウ・バイナリ・プログラミング・ファイル・バイト・シーケンスの送信例 1.6.9.4. 複数の .pmsfファイルをマージして1つの .pmsfファイルを生成する
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析 x
1.8.1. 集約リビジョンでのタイミング解析の実行
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション x
1.9.1. パーシャル・リコンフィグレーション・シミュレーション・フロー
1.9.1. パーシャル・リコンフィグレーション・シミュレーション・フロー x
1.9.1.1. PRペルソナ置き換えのシミュレーション 1.9.1.2. altera_pr_persona_if モジュール 1.9.1.3. altera_pr_wrapper_mux_out モジュール 1.9.1.4. altera_pr_wrapper_mux_in モジュール
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ x
1.10.1. Signal Tap Logic Analyzerを使用したPRデザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン) x
1.11.1. PRビットストリームのセキュリティーの使用ケース (インテルStratix 10および インテル® Agilex™ デザイン) 1.11.2. PRビットストリームのセキュリティー検証の使用 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン) x
1.12.1. 暗号化PRビットストリームの生成 (インテルArria 10または インテル® Cyclone® 10 GXデザイン) 1.12.2. ビットストリームの暗号化および圧縮のClock-to-Data比 （インテルArria 10または インテル® Cyclone® 10 GXデザイン) 1.12.3. データ圧縮の比較
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート x
1.14.1. PRデザインのバージョン互換データベースのフロー 1.14.2. PRデザインのバージョン互換コンパイル・データベースの生成
2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド x
2.1. 内部および外部PRホスト・コンフィグレーション 2.2. Partial Reconfiguration Controller Intel® FPGA IP 2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP 2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.8. インテルFPGA IPの生成およびシミュレーション 2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ 2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
2.2. Partial Reconfiguration Controller Intel® FPGA IP x
2.2.1. メモリーマップ 2.2.2. パラメーター 2.2.3. ポート 2.2.4. タイミング仕様
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP x
2.3.1. スレーブ・インターフェイス 2.3.2. リコンフィグレーション・シーケンス 2.3.3. 割り込みインターフェイス 2.3.4. パラメーター 2.3.5. ポート 2.3.6. タイミング仕様 2.3.7. PR制御ブロックおよびCRCブロックVerilog HDLの手動インスタンス化 2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 2.3.9. PR制御ブロック信号 2.3.10. インテルArria 10または インテル® Cyclone® 10 GXデザイン向け外部ホストのコンフィグレーション
2.3.4. パラメーター x
2.3.4.1. エラー検出CRCの要件
2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 x
2.3.8.1. PR制御ブロックおよびCRCブロックのVHDLコンポーネント宣言
2.3.9. PR制御ブロック信号 x
2.3.9.1. PR制御ブロック信号のタイミング図
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP x
2.4.1. パラメーター 2.4.2. ポート 2.4.3. インテルStratix 10または インテル® Agilex™ デザイン向け外部ホストのコンフィグレーション
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. レジスター 2.5.2. パラメーター 2.5.3. ポート
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.6.1. パラメーター 2.6.2. インターフェイス・ポート
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.7.1. パラメーター 2.7.2. ポート
2.8. インテルFPGA IPの生成およびシミュレーション x
2.8.1. IPコアの生成 (インテルQuartus Primeプロ・エディション) 2.8.2. Freeze Bridge更新スクリプトの実行 2.8.3. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 2.8.4. インテル® Arria® 10および インテル® Cyclone® 10 GX PR制御ブロックのシミュレーション・モデル 2.8.5. PRペルソナ・シミュレーション・モデルの生成
1. パーシャル・リコンフィグレーション・デザインの作成
2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド
A. インテル® Quartus® Primeプロ・エディション ユーザーガイド

2.3.5. ポート

Patial Recofiguatio Cotolle Itel Aia 10/Cycloe 10 FPGA IPには次のインターフェイス・ポートが含まれます。
図 47. Patial Recofiguatio Cotolleインターフェイス・ポート (内部ホスト)
図 48. Patial Recofiguatio Cotolleインターフェイス・ポート (外部ホスト)
表 23.  クロック/リセットポート
ポート名 幅 入力/出力 機能

eset

1

入力

PR Cotolle IPコアの非同期リセット。パーシャル・リコンフィグレーション動作中にPR Cotolle IPコアをリセットすると、撤回シーケンスが開始されます。

clk

1

入力

PR Cotolle IPコアへのユーザー入力クロック。IPコアの最大クロック周波数は100MHzです。

IPコアでは、JTAGデバッグ動作中はこの信号を無視します。
表 24.  フリーズ・インターフェイス・ポート
ポート名 幅 入力/出力 機能

feeze

1

出力

アクティブHigh信号。パーシャル・リコンフィグレーションが行われている領域のPRインターフェイス信号をフリーズします。この信号のデアサートは、PR動作の終了を示します。

Patial Recofiguatio Cotolle IP feeze 信号ではなくPatial Recofiguatio Regio Cotolle IPを使用します。

表 25.  コンジット・インターフェイス・ポートこの表のポートが使用可能なのは、Eable Avalo-MM slave itefaceがOffの場合です。
ポート名 幅 入力/出力 機能

p_stat

1

入力

このポートでの 0 から 1 への遷移により、PRイベントが開始されます。少なくとも1クロックサイクルの間、この信号をHighにアサートし、PR動作が終了する前にLowに信号をデアサートする必要があります。この動作により、PR Cotolle IPコアでは、feeze 信号がLowの場合、次の p_stat トリガーイベントを受け入れる準備が整います。

PR Cotolle IPコアでは、JTAGデバッグ動作中はこの信号を無視します。

data[]

1、8、16、または32

入力

選択可能な入力PRデータバス幅、x1、x8、x16、またはx32。

PRイベントがトリガーされると、PRイベントが clk 信号の立ち上がりエッジと同期するのは、data_valid 信号がHighで、data_eady 信号がHighの場合です。

PR Cotolle IPコアでは、JTAGデバッグ動作中はこの信号を無視します。

data_valid

1

入力

このポートでの 0 から 1 への遷移は、data[] ポートに有効なデータが含まれていることを示します。

PR Cotolle IPコアでは、JTAGデバッグ動作中はこの信号を無視します。

data_eady

1

出力

このポートでの 0 から 1 への遷移は、data_valid 信号がHighにアサートされたときはいつでも、PR Cotolle IPコアが data[] ポート上の有効なデータを読み出す準備が整っていることを示します。このポートがLowの場合、データ送信側は有効なデータの送信を停止する必要があります。

この信号は、JTAGデバッグ動作中にLowにデアサートします。

status[2..0]

1

出力

3ビット出力。PRイベントのステータスを示します。IPによってエラー (PR_ERROR、 CRC_ERROR、または互換性のないビットストリーム・エラー) が検出されると、この信号はHighにラッチします。この信号がリセットされるのは、次のPRイベントの開始時のみで、p_stat がHighで、feeze がLowの場合です。例 :

3’b000 – powe-up o eset assets

3’b001 – PR_ERROR tigges

3’b010 – CRC_ERROR tigges

3’b011 – Icompatible bitsteam eo detectio

3’b100 – PR opeatio i pogess

3’b101 – PR opeatio passes

3'b110 – Reseved bit

3'b111 – Reseved bit

表 26.  Avalo-MMスレーブ・インターフェイス・ポートこの表の信号が使用可能なのは、Eable Avalo-MM slave itefaceがOの場合です。
ポート名 幅 入力/出力 機能

avmm_slave_addess

4

入力

Avalo-MMアドレスバス。アドレスバスはワード・アドレッシング単位です。

PR Cotolle IPコアでは、JTAGデバッグ動作中はこの信号を無視します。
avmm_slave_ead 1

入力

Avalo-MM読み出し制御。

PR Cotolle IPコアでは、JTAGデバッグ動作中はこの信号を無視します。
avmm_slave_eaddata 32

出力

Avalo-MM読み出しデータバス。

PR Cotolle IPコアでは、JTAGデバッグ動作中はこの信号を無視します。
avmm_slave_wite 1

入力

Avalo-MM書き込み制御。

PR Cotolle IPコアでは、JTAGデバッグ動作中はこの信号を無視します。
avmm_slave_witedata 32

入力

Avalo-MM書き込みデータバス。

PR Cotolle IPコアでは、JTAGデバッグ動作中はこの信号を無視します。
avmm_slave_waitequest 1

出力

IPがビジーであることを示します。また、IPコアが読み出しまたは書き込み要求に応答できないことを示します。

IPコアでは、JTAGデバッグ動作中にこの信号をHighに引き上げます。
表 27.  割り込みインターフェイス・ポートこの表のポートが使用可能なのは、Eable iteupt itefaceがOの場合です。
ポート名 幅 入力/出力 機能

iq

1

出力

割り込み信号。
表 28.  CRC BLOCKインターフェイスこの表のポートが使用可能なのは、Use as Patial Recofiguatio Iteal HostがOffの場合、または CRCBLOCK のインスタンス化を内部ホストに対して手動で行う場合です。
ポート名 幅 入力/出力 機能

cc_eo_pi

1

入力

PR Cotolle IPコアをExteal Hostとして使用する場合に使用可能です。このポートをパーシャル・リコンフィグレーション中のFPGAの専用 CRC_ERROR ピンに接続します。

表 29.  PRブロック・インターフェイスこの表のオプションが使用可能なのは、Use as Patial Recofiguatio Iteal HostがOffの場合、または PRBLOCK のインスタンス化を内部ホストに対して手動で行う場合です。
ポート名 幅 入力/出力 機能

p_eady_pi

1

入力

このポートをパーシャル・リコンフィグレーション中のFPGAの専用 PR_READY ピンに接続します。

p_eo_pi

1

入力

このポートをパーシャル・リコンフィグレーション中のFPGAの専用 PR_ERROR ピンに接続します。

p_doe_pi

1

入力

このポートをパーシャル・リコンフィグレーション中のFPGAの専用 PR_DONE ピンに接続します。

p_equest_pi

1

出力

このポートをパーシャル・リコンフィグレーション中のFPGAの専用 PR_REQUEST ピンに接続します。

p_clk_pi

1

出力

このポートをパーシャル・リコンフィグレーション中のFPGAの専用 DCLK ピンに接続します。

p_data_pi[31..0]

16|32

出力

このポートをパーシャル・リコンフィグレーション中のFPGAの専用 DATA[31..0] ピンに接続します。

レベル 2 の表題