インテル® Quartus® Primeプロ・エディション ユーザーガイド: パーシャル・リコンフィグレーション

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ID 683834
日付 5/11/2020
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ドキュメント目次
ドキュメント目次 x
1. パーシャル・リコンフィグレーション・デザインの作成 2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド A. インテル® Quartus® Primeプロ・エディション ユーザーガイド
1. パーシャル・リコンフィグレーション・デザインの作成 x
1.1. パーシャル・リコンフィグレーション用語 1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス 1.3. 内部ホストのパーシャル・リコンフィグレーション 1.4. 外部ホストのパーシャル・リコンフィグレーション 1.5. パーシャル・リコンフィグレーション・デザインの考慮事項 1.6. パーシャル・リコンフィグレーション・デザイン・フロー 1.7. 階層型パーシャル・リコンフィグレーション 1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析 1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション 1.10. パーシャル・リコンフィグレーション・デザインのデバッグ 1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン) 1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン) 1.13. PRプログラミング・エラーの回避 1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート 1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項 x
1.5.1. パーシャル・リコンフィグレーション・デザイン・ガイドライン 1.5.2. PRファイルの管理 1.5.3. PR領域の初期条件の評価 1.5.4. PR領域に対するラッパーロジックの作成 1.5.5. PR領域に対するフリーズロジックの作成 1.5.6. PR領域レジスターのリセット 1.5.7. PR領域でのグローバル信号の昇格 1.5.8. クロックおよびその他のグローバル配線のプランニング 1.5.9. 内容を初期化したオンチップメモリーのクロックイネーブルの実装
1.5.7. PR領域でのグローバル信号の昇格 x
1.5.7.1. 行クロック領域境界の表示
1.5.9. 内容を初期化したオンチップメモリーのクロックイネーブルの実装 x
1.5.9.1. クロック・ゲーティング
1.6. パーシャル・リコンフィグレーション・デザイン・フロー x
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定 1.6.2. ステップ2 : デザイン・パーティションの作成 1.6.3. ステップ3 : デザインのフロアプラン 1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.5. ステップ5 : ペルソナの定義 1.6.6. ステップ6 : ペルソナのリビジョンの作成 1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート 1.6.8. ステップ8 : PR実装リビジョンのセットアップ 1.6.9. ステップ9 : FPGAデバイスのプログラミング
1.6.3. ステップ3 : デザインのフロアプラン x
1.6.3.1. フロアプラン制約の段階的適用
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 x
1.6.4.1. Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.4.2. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IPの追加
1.6.9. ステップ9 : FPGAデバイスのプログラミング x
1.6.9.1. PRビットストリーム・ファイルの生成 1.6.9.2. パーシャル・リコンフィグレーション・ビットストリームの互換性チェック 1.6.9.3. ロウ・バイナリ・プログラミング・ファイル・バイト・シーケンスの送信例 1.6.9.4. 複数の .pmsfファイルをマージして1つの .pmsfファイルを生成する
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析 x
1.8.1. 集約リビジョンでのタイミング解析の実行
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション x
1.9.1. パーシャル・リコンフィグレーション・シミュレーション・フロー
1.9.1. パーシャル・リコンフィグレーション・シミュレーション・フロー x
1.9.1.1. PRペルソナ置き換えのシミュレーション 1.9.1.2. altera_pr_persona_if モジュール 1.9.1.3. altera_pr_wrapper_mux_out モジュール 1.9.1.4. altera_pr_wrapper_mux_in モジュール
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ x
1.10.1. Signal Tap Logic Analyzerを使用したPRデザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン) x
1.11.1. PRビットストリームのセキュリティーの使用ケース (インテルStratix 10および インテル® Agilex™ デザイン) 1.11.2. PRビットストリームのセキュリティー検証の使用 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン) x
1.12.1. 暗号化PRビットストリームの生成 (インテルArria 10または インテル® Cyclone® 10 GXデザイン) 1.12.2. ビットストリームの暗号化および圧縮のClock-to-Data比 （インテルArria 10または インテル® Cyclone® 10 GXデザイン) 1.12.3. データ圧縮の比較
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート x
1.14.1. PRデザインのバージョン互換データベースのフロー 1.14.2. PRデザインのバージョン互換コンパイル・データベースの生成
2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド x
2.1. 内部および外部PRホスト・コンフィグレーション 2.2. Partial Reconfiguration Controller Intel® FPGA IP 2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP 2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.8. インテルFPGA IPの生成およびシミュレーション 2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ 2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
2.2. Partial Reconfiguration Controller Intel® FPGA IP x
2.2.1. メモリーマップ 2.2.2. パラメーター 2.2.3. ポート 2.2.4. タイミング仕様
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP x
2.3.1. スレーブ・インターフェイス 2.3.2. リコンフィグレーション・シーケンス 2.3.3. 割り込みインターフェイス 2.3.4. パラメーター 2.3.5. ポート 2.3.6. タイミング仕様 2.3.7. PR制御ブロックおよびCRCブロックVerilog HDLの手動インスタンス化 2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 2.3.9. PR制御ブロック信号 2.3.10. インテルArria 10または インテル® Cyclone® 10 GXデザイン向け外部ホストのコンフィグレーション
2.3.4. パラメーター x
2.3.4.1. エラー検出CRCの要件
2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 x
2.3.8.1. PR制御ブロックおよびCRCブロックのVHDLコンポーネント宣言
2.3.9. PR制御ブロック信号 x
2.3.9.1. PR制御ブロック信号のタイミング図
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP x
2.4.1. パラメーター 2.4.2. ポート 2.4.3. インテルStratix 10または インテル® Agilex™ デザイン向け外部ホストのコンフィグレーション
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. レジスター 2.5.2. パラメーター 2.5.3. ポート
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.6.1. パラメーター 2.6.2. インターフェイス・ポート
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.7.1. パラメーター 2.7.2. ポート
2.8. インテルFPGA IPの生成およびシミュレーション x
2.8.1. IPコアの生成 (インテルQuartus Primeプロ・エディション) 2.8.2. Freeze Bridge更新スクリプトの実行 2.8.3. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 2.8.4. インテル® Arria® 10および インテル® Cyclone® 10 GX PR制御ブロックのシミュレーション・モデル 2.8.5. PRペルソナ・シミュレーション・モデルの生成
1. パーシャル・リコンフィグレーション・デザインの作成
2. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド
A. インテル® Quartus® Primeプロ・エディション ユーザーガイド

1.1. パーシャル・リコンフィグレーション用語

このドキュメントでは、次の用語を使用して、パーシャル・リコンフィグレーションについて説明します。

表 1.  パーシャル・リコンフィグレーション用語
用語 説明

フロアプラン

デバイス上の物理リソースのレイアウト。デザイン・フロアプランの作成、すなわちフロアプランニングは、ロジックデザイン階層をデバイスの物理領域にマッピングするプロセスです。
階層型パーシャル・リコンフィグレーション 複数の親と子のデザイン・パーティション、またはパーティションのネストを同じデザインに含むパーシャル・リコンフィグレーション。

PR制御ブロック

インテル® Arria® 10および インテル® Cyclone® 10 GX FPGAの専用ブロック。PR制御ブロックでは、PR要求、ハンドシェイク・プロトコルを処理し、巡回冗長検査 (CRC) を検証します。

PRホスト

PRを調整するシステム。PRホストは、PR制御ブロック (インテルArria 10および インテル® Cyclone® 10 GXデザイン) またはSecure Device Manager (インテルStratix 10および インテル® Agilex™ デザイン） と通信します。PRホストをFPGA (内部PRホスト) 内またはチップもしくはマイクロプロセッサー内に実装します。

PRパーティション

Reconfigurableとして指定するデザイン・パーティション。PRプロジェクトには、1つ以上のPRパーティションを含めることができます。

PRソリューション・インテルFPGA IP

PRハンドシェイクとフリーズロジックの実装を簡素化するインテルFPGA IPのスイート。

PR領域

パーシャル・リコンフィグレーションの対象となるFPGAデバイスの物理パーティション。ベース・コンフィグレーション・デザインのPR領域を完全に定義します。1つのデバイスには、PR領域を１つ以上含めることができます。PR領域は、LAB、RAM、DSP などのコアのみにすることができます。グリーン・ビットストリームによってPR領域のコンフィグレーションを行います。

PRペルソナ

PR領域における特定のPRパーティション実装。1つのPR領域には、ペルソナを複数含めることができます。スタティック領域に含めることができるペルソナは1つのみです。

リビジョン

プロジェクトの1つのバージョンに対する設定と制約のコレクション。Intel Quartus Prime Settings File (.qsf) では、プロジェクトの各リビジョンを保持します。 インテル® Quartus® Primeプロジェクトにはいくつかのリビジョンを含めることができます。リビジョンを使用すると、デザインの複数のバージョンを1つのプロジェクト内で整理することができます。

Secure Device Manager (SDM) インテル® Agilex™ および インテル® Stratix® 10デバイスのトリプル冗長プロセッサー・ベースのブロック。ブロックが受信するコンフィグレーション・データの認証、復号化、および復元の実行後、コンフィグレーション可能なノードへのデータ送信をコンフィグレーション・ネットワークを介して行います。

スナップショット

Compilerステージの出力。合成または最終コンパイル結果のスナップショットをエクスポートすることができます。

スタティック領域

プロジェクトのPR領域外のすべての領域。スタティック領域をデザインの最上位パーティションに関連付けます。スタティック領域には、デバイスのコアとペリフェラルの両方の位置が含まれます。ブルー・ビットストリームによってスタティック領域のコンフィグレーションを行います。
スタティック・アップデート・パーシャル・リコンフィグレーション すべてのペルソナを再コンパイルしなくても変更が可能なスタティック領域。この手法は、デザインの一部を、リスク軽減のために変更する可能性がある場合に役立ちます。ランタイム・リコンフィグレーションは必要ありません。
関連情報
レベル 2 の表題