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1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
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2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
Avalon-ST Freeze Bridgeコンポーネントで、PR領域のAvalon-STインターフェイスをフリーズするのは、freeze 入力信号がHighの場合です。Avalon-ST Freeze Bridge IPでは、接続されたインターフェイスをフリーズする前に、トランザクションが完了していることを確認します。PR領域への各Avalon-STインターフェイスでは、Freeze Bridge IPのインスタンスを使用することをお勧めします。
図 66. Avalon-ST Partial Reconfiguration Freeze Bridge
インターフェイス・タイプ | 挙動 |
---|---|
Source interface in the PR region with packet transfer (old or new persona) |
|
Source interface in the PR region without packet transfer (old or new persona) | freeze 信号がHighの場合、Freeze Bridgeでは、トランザクションをスタティック領域には送信しません。Freeze Bridgeは、フリーズ状態が解除されるまでアイドル状態のままです。 |
Source interface in the PR region with max_channel > 1 (old or new persona) | 複数のチャネルから未完了のトランザクションを転送する場合、Freeze Bridgeでは channel 値を追跡し、異なるチャネルからのすべてのパケット・トランザクションを終了するため、フリーズ状態の間にendofpacket ビットをアサートします。 |
Source interface in the PR region with ready_latency > 0 (old or new persona) | Freeze Bridgeで endofpacket を駆動する場合、valid、または channel をスタティック領域に出力すると、Freeze Bridgeではready_latency 値を読み出します。ready_latency 値により実際のクロックサイクルを定義するのは、シンク・コンポーネントでデータの準備ができている場合です。 |
図 67. ソースブリッジによるフリーズ中の未完了パケット・トランザクションの処理
図 68. PR Freeze Bridgeによるエンド・パケット・トランザクションに対する有効信号のアサート
インターフェイス・タイプ | 挙動 |
---|---|
Sink interface in PR region | トランザクションにパケット転送が含まれる場合、freeze 信号がHighになると、Freeze Bridgeでは、未完了のトランザクションが完了するまで、ready 信号をスタティック領域ソースに対してHighに保ちます。 トランザクションにパケット転送が含まれないの場合、freeze 信号がHighになると、Freeze Bridgeでは、ready 信号をフリーズ期間中はLowに保ちます。 illegal_request 信号がHighにアサートされ、現在のトランザクションがエラーであることを示します。 デザインをコンフィグレーションし、illegal_request 信号がHighになった後に、トランザクションのPR領域への送信を停止します。 |
Sink interface in PR region with ready_latency > 0 | Freeze Bridgeで endofpacket を駆動する場合、valid、または channel をPR領域に出力すると、Freeze Bridgeではready_latency 値に従う必要があります。ready_latency 値により実際のクロックサイクルを定義するのは、シンク・コンポーネントでデータの準備ができている場合です。 |