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1.1. パーシャル・リコンフィグレーション用語
1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.3. 内部ホストのパーシャル・リコンフィグレーション
1.4. 外部ホストのパーシャル・リコンフィグレーション
1.5. パーシャル・リコンフィグレーション・デザインの考慮事項
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. 階層型パーシャル・リコンフィグレーション
1.8. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.9. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.10. パーシャル・リコンフィグレーション・デザインのデバッグ
1.11. PRビットストリームのセキュリティー検証 (インテルStratix 10および インテル® Agilex™ デザイン)
1.12. PRビットストリームの圧縮および暗号化 (インテルArria 10および インテル® Cyclone® 10 GXデザイン)
1.13. PRプログラミング・エラーの回避
1.14. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.15. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルとスタティック領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. インテル® Quartus® Primeプロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
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1.2. パーシャル・リコンフィグレーション・プロセス・シーケンス
パーシャル・リコンフィグレーション・デザインでは、PR動作を開始し、コンフィグレーション・ファイルをPR制御ブロック (インテルArria 10および インテル® Cyclone® 10 GXデザイン) またはSDM (インテルAgilexおよび インテル® Stratix® 10デザイン) に渡す必要があります。パーシャル・リコンフィグレーションを行う前に、FPGAデバイスがユーザーモードで機能していることを確認してください。 次の手順では、パーシャル・リコンフィグレーション・シーケンスについて説明します。
- シーケンシャルPR制御ロジックからPR領域に stop_req 信号を送り、PR動作の準備をします。この信号を受信すると、PR領域では、保留中のトランザクションを完了し、新しいトランザクションの受け入れを停止します。
- stop_ack 信号を待ちます。これにより、PR領域のパーシャル・リコンフィグレーションの準備ができていることを示します。
- PR制御ロジックを使用して、PR領域の必要な出力をすべてフリーズします。さらに、クロックイネーブルを駆動し、初期化されたRAMをディスエーブル状態にします。
- PRビットストリームをPR制御ブロック (インテルArria 10および インテル® Cyclone® 10 GXデザイン) または SDM (インテルStratix 10および インテル® Agilex™ デザイン) に送信して、PR領域のPRプロセスを開始します。Partial Reconfiguration Controller Intel® FPGA IPを使用する場合は、IPコアのAvalon-MMまたはAvalon-STインターフェイスによってこの機能が提供されます。PR制御ブロックを インテル® Arria® 10デザインに直接インスタンス化する場合は、PR制御ブロック信号のタイミング図 を参照してください。
- PR動作が正常に完了したら、PR領域をリセットします。
- PR動作の開始は、start_req 信号のアサートおよび freeze 信号のデアサートで通知します。
- start_ack 信号を待ちます。これにより、PR領域の動作準備ができていることを示します。
- 新たにリコンフィグレーションしたPR領域を含むFPGAの動作を再開します。
図 2. PRプロセスシーケンスのタイミング図